[实用新型]一种高速串行数据转并行数据的处理装置

摘要

本实用新型通过数据采集装置采集串行信号，完成信号的放大和整形，使之符合标准的接口电平，并将信号输入给数据移位及总线输出装置，根据所用CPU系统所需要的字长，由记数控制装置完成记数，每个字节数总线输出装置产生一次OUT_OE信号输出，主CPU接到这个信号后，通过I/O口译码，产生READ_CE信号，三态门被打开，数据被传送到总线上，主CPU从数据总线上读出数据；同步时钟发生装置产生移位脉冲并保持和串行数据同步，读指令完成后，自动清除OUT_OE信号，并使记数控制装置重新记数，以进入下一循环，本实用新型既可以将高速串行数据转为并行数据，又大大降低对CPU速度的要求，这样CPU的资源就可以更好的利用，所以在信号处理和数据采集上具有通用性，可以被广泛采用。

主权项

1、一种高速串行数据转并行数据的处理装置，其特征在于：包括数据移位及总线输出装置、同步时钟发生装置、数据采集装置和记数控制装置，其中数据移位及总线输出装置由移位寄存器和三态门缓冲器组成，该数据采集装置采集串行信号并完成串行信号的放大和整形，使之符合标准的接口电平，并将串行信号输入给数据移位及总线输出装置；根据所用CPU系统所需要的字长，由连接其上的记数控制装置完成记数，也就是每采集8位 或16位数据，数据移位及总线输出装置产生一次OUT_OE信号输出，主CPU接到这个信号后，通过I/O口译码，产生READ_CE信号给数据移位及总线输出装置，其中的三态门被打开，数据被传送到总线上，主CPU从数据总线上读出数据；与记数控制装置连接的同步时钟发生装置产生移位脉冲并保持和串行数据同步；读指令完成后，自动清除OUT_OE信号，并使记数控制装置重新开始记数，以进入下一个循环，从而完成高速串行数据转换为并行数据。