[发明专利]与格解码器组合的决策反馈均衡器的转置结构

摘要

一种决策反馈均衡器(DFE)(210)包括格解码器(220)和多个子滤波器管线(212、214)。所述多个子滤波器管线(212、214)的每个都被馈送了当前解码库的追溯链中的一个状态的中间经解码的符号。DFE(210)输出是通过求和所述多个子滤波器管线而形成的。

主权项

1.一种具有符号时钟频率的决策反馈均衡器，该决策反馈均衡器包括一系列级联快速反馈管路，每个快速反馈管路都包括：滤波器输入、控制输入、数据输入和复用抽头系数输入；再用时钟，其具有比符号时钟频率大的再用时钟频率，该再用时钟确定用于再用管路中所有其它部件的时钟周期；乘法器，其具有作为输入的数据输入和复用抽头系数输入，并且具有乘法器输出；复用器，其具有作为输入的滤波器输入、控制输入和加法器输出，该复用器还具有复用器输出，并且被配置成当控制输入处于第一状态时将滤波器输入传递到复用器输出，并且当控制输入处于第二状态时将加法器输出传递到复用器输出；一系列数据寄存器，其具有作为输入的复用器输出，并且具有作为输出的延迟线输出，所述一系列数据寄存器的每个都具有单个再用时钟周期延迟；加法器，其具有作为输入的延迟线输出和乘法器输出，并且具有作为输出的加法器输出；最终数据寄存器，其具有作为输入的加法器输出和控制输入，并且具有最终输出，该最终数据寄存器被配置成仅当控制输入处于第一状态时锁存加法器输出；其中复用抽头系数输入输入抽头系数；并且其中每个再用管路都接收公用控制输入和公用数据输入，并且第一再用管路之后的每个快速反馈管路都具有作为其滤波器输入的来自先前快速反馈管路的最终输出。