[发明专利]信号处理装置及非整数分频器以及使用它的小数N－PLL合成器无效
| 申请号： | 03817406.5 | 申请日： | 2003-06-26 |
| 公开（公告）号： | CN1672330A | 公开（公告）日： | 2005-09-21 |
| 发明（设计）人： | 松野典朗 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | H03M3/02 | 分类号： | H03M3/02;H03L7/183;H03L7/197 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 汪惠民 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 加法器(2)和延迟器(4)构成20位输入的累加器，与信号输入端子(1)连接。加法器(8)和延迟器(10)构成9位输入的累加器，其高8位中输入的是加法器(2)的输出的高8位，最低位的输入中连接3输入NAND门(30)的输出。加法器(13)和延迟器(15)构成6位输入的累加器，并输入加法器(8)的输出的高6位。加法器(18)和延迟器(20)构成4位输入的累加器，并输入加法器(13)的输出的高4位。所述3输入的NAND门中，输入的是延迟器(20)的输出的低3位。 | ||
| 搜索关键词： | 信号 处理 装置 整数 分频器 以及 使用 小数 pll 合成器 | ||
【主权项】：
1、一种信号处理装置，其特征在于，具备：级联连接的n段累加器；将第m段的累加器的溢出信号进行(m-1)阶微分运算的模块，其中2≤m≤n；和将第1段累加器的输出、和从第2段到第n段的所述微分运算结果全部相加并输出的加法模块；在由p(1)位组成的第1段累加器中输入p(1)位的信号输入；在由p(m)位组成的第m段累加器的高位中输入第m-1段累加器输出之中的高q(m-1)位，其中p(m)≤p(m-1)，1≤q(m-1)≤p(m)；向所述第m段的累加器的余下的低位中，从第m+1段以后的规定的累加器的逻辑运算结果或者外部，输入成为随机信号那样的p(m)-q(m-1)位的信号；p(1)＞p(n)。
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