[发明专利]具有经改善的兼容性的移位寄存器电路装置及其操作方法无效
| 申请号： | 03819111.3 | 申请日： | 2003-08-04 |
| 公开（公告）号： | CN1675719A | 公开（公告）日： | 2005-09-28 |
| 发明（设计）人： | M·罗赫尔;M·舍伦伯格 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | G11C19/00 | 分类号： | G11C19/00;G11C19/18 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 吴立明;陈景峻 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 分别用于音频技术的移位寄存器电路装置(1)，或者一个有限脉冲响应数模转换器，包括多个按照顺序级联的触发器(3.1，...3.n)，通过一条数据线(2)成对连接，其中元件通过时钟信号线(7)上的时钟信号被时钟同步。触发器(3.1，...3.n)随后通过时钟信号线(7)串行成对连接。通时钟信号线(7)的触发器(3.1，...3.n)之间的连接，其状况如下，数据线(2)中的信号与时钟信号按照相反方向传播以时启动和持续时间所保持一致。由于延时，而延时发生在每个触发器(3.1，...3.n)中，触发器(3.1，...3.n)的时钟输入并不同步，使得在电源线仅仅产生较轻微的功率脉冲。因此，电路装置(1)具有经改善的电磁兼容性而不必附加独立的延时电路。 | ||
| 搜索关键词： | 具有 改善 兼容性 移位寄存器 电路 装置 及其 操作方法 | ||
【主权项】：
1.一种移位寄存器电路装置，包括多个按顺序级联的逻辑元件，这些逻辑元件通过数据线互相成对连接，所述元件可以通过时钟信号线向其输入由时钟信号进行时钟同步，其中，逻辑元件通过时钟信号线成对串联连接。
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