[发明专利]处理器预取以匹配存储器总线协议特性有效
| 申请号： | 03819933.5 | 申请日： | 2003-08-15 |
| 公开（公告）号： | CN1679006A | 公开（公告）日： | 2005-10-05 |
| 发明（设计）人： | J·－W·范德维尔德特 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | G06F12/08 | 分类号： | G06F12/08 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 刘红;王勇 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 超高速缓存线路读取的示例性实施例包括：提供第一存储器(206)，其中具有用于存储第一组N个数据元素(209a)和第二相邻组N个数据元素(209b)的位置。这两组数据元素与第一存储器(206)线路对准。N个数据元素构成整数个线路。提供处理器(202)，用于访问超高速缓冲存储器(207)，并且该处理器操作在两种模式，即第一模式(290)和第二模式(291)。确定处理器的操作模式。当该处理器处于第一模式(290)中时，一次N个数据元素地将数据从第一存储器传送到超高速缓冲存储器(207)。当该处理器处于第二模式中时，至少若干次，该处理器一次M×N个数据元素地将数据从第一存储器(206)传送到超高速缓冲存储器，M是大于1的整数。 | ||
| 搜索关键词： | 处理器 匹配 存储器 总线 协议 特性 | ||
【主权项】：
1.一种超高速缓存线路读取的方法，包括以下步骤：提供第一存储器(206)，其中具有存储器位置，用于存储第一组N个数据元素(209a)和第二相邻组N个数据元素(209b)，这两组数据元素在第一存储器(206)内进行线路对准，其中N个数据元素构成整数个线路；提供超高速缓冲存储器(207)；提供处理器(202)，用于访问超高速缓冲存储器(207)和用于在两个模式即第一模式(290)和第二模式(291)之中的每个模式内操作；确定处理器的操作模式；当处理器处于第一操作模式(290)中时，一次N个数据元素地将数据从第一存储器传送到超高速缓冲存储器(207)；和至少若干次当处理器处于第二操作模式(291)中时，一次M×N个数据元素地将数据从第一存储器(206)传送到超高速缓冲存储器，其中M是大于1的整数。
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