[发明专利]使用NMOS和PMOS行解码方案带页面方式擦除的闪存体系结构

摘要

使用局部解码方案而不是以前所众周知的共用解码方案，闪存具有新的页面擦除体系结构。新体系结构对存储器单元节省较多的模制区域，并防止遭受不希望的擦除且不影响读出时间。在局部解码方案下，认存分割成段(222；804)。每段包括多个局部解码器(202)和局部电路。局部电路包括由共用解码器(802)控制的开关(302，304，306)且这些开关只在擦除操作中切换而不在读操作中切换。读出时间不受影响。每个局部解码器耦合到存储器阵列中一行(212)。每个局部解码器包括传送正电压的PMOS晶体管(204)和传送负电压的NMOS晶体管，使在没有附加和复杂电路的情况达到页面擦除，并保护未选中的行免遭不希望的擦除。共用解码器(802；900；1000)位于段(804)之外，并将共用信号(GLOB_SRC_SEL，WS，WSN，SG)通过局部电路提供给所有段，从而节省面积。

主权项

1.一种闪存阵列装置，其特征在于，包括：排成行和列并进一步分割成多个段的存储器阵列，其中每段包括多个组，而每个组又包括多个行；多个局部解码器，每个耦合到存储器阵列的每行，用于传送对应于特定指令的电压，其中每个局部行解码器还包括至少一个用于将负电压送到存储器阵列的行的NMOS晶体管，和一个用于将正电压送到存储器阵列的行的PMOS晶体管；耦合到多个局部解码器的局部电路，用于将所述电压送到那里；和耦合到局部电路的共用解码器，用于将特定电压送到那里。