[发明专利]具有内部串行总线的高度紧凑的非易失性存储器及其方法有效
| 申请号： | 03825098.5 | 申请日： | 2003-09-18 |
| 公开（公告）号： | CN1701384A | 公开（公告）日： | 2005-11-23 |
| 发明（设计）人： | 若尔－安德里安·瑟尼 | 申请（专利权）人： | 桑迪士克股份有限公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 | 代理人： | 刘国伟 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明揭示一种能够使用多个读取/写入电路对大量存储单元进行并行读取及写入的非易失性存储装置，其具有一将所述多个读取/写入电路中的冗余度降至最低的架构。所述多个读取/写入电路组织成组件的相似栈的库。每一栈中的冗余电路被析出。在一个方面中，一串行总线允许每一栈中各组件之间的通信，从而将一栈中连接线的数量减至最少。一总线控制器通过所述串行总线发送控制及定时信号，以控制所述组件的操作及其相互作用。在一较佳实施例中，所有相似栈中的对应组件的总线事务均同时受到控制。 | ||
| 搜索关键词： | 具有 内部 串行 总线 高度 紧凑 非易失性存储器 及其 方法 | ||
【主权项】：
1、一种非易失性存储装置，其包括：一存储单元阵列；一组读取/写入电路，其用于在所述阵列中并行地对一组存储单元进行操作；所述组读取/写入电路具有复数个组织成一个栈库的组件；一栈总线，其用于其中各组件之间的各栈耦合；及一栈总线控制器，其耦合至所述各组件以通过所述栈总线控制所述各组件的操作。
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