[发明专利]依据确定延迟的动态VLIW指令调度方法

摘要

本发明公开了一种依据确定延迟的动态VLIW指令调度方法，目的是解决VLIW微处理器无法消除动态延迟和二进制代码兼容问题。技术方案是将流水线核分为前端和后端，前端包括取指令模块、指令译码模块和指令分派模块，后端包括FU和ROB，根据统计信息为VLIW指令中各种操作指定确定的执行延迟，将各寄存器的最早可用时间进行保存；运行时根据各寄存器的最早可用时间确定各操作的执行时间，根据操作延迟确定其执行结束时间；同时利用VLIW编译器的优化结果保证同一VLIW指令中的多个操作之间不存在任何相关。本发明利用VLIW编译器的并行性开发结果，使用简单的指令调度机制动态确定操作的执行时间，提高微了微处理器性能，并解决了二进制代码兼容问题。

主权项

1一种依据确定延迟的动态VLIW指令调度方法，其VLIW微处理器系统包括流水线核、Cache系统、存储控制器和存储器，流水线核负责执行指令，并将执行结果写回存储器，它通过指令/数据总线和地址总线与Cache系统连接；Cache系统是保存指令和数据的高速缓存，由指令Cache和数据Cache两部分组成；存储控制器提供了存储器与Cache系统的接口，当流水线核所需的指令或数据不在Cache中时，存储控制器负责将指令或数据从存储器中读入Cache；存储器保存指令和数据；Cache系统、存储控制器和存储器这三个模块之间通过指令总线、数据总线和地址总线连接；其特征在于将流水线核分为前后两端，前端包括取指令模块、指令译码模块、指令分派模块FUS，负责从存储器取指令，将取来的指令译码，并根据译码结果确定指令中各操作的执行时间；后端包括执行操作的功能单元FU和再定序缓冲ROB两个模块，负责执行操作并对操作的执行结果进行确认；取指令模块通过指令总线和地址总线与指令Cache连接，负责从指令Cache中取指令；指令译码模块中有VLIW译码器，与取指令模块通过指令总线连接，对指令进行译码，根据译码得到的操作类型确定操作的延迟，根据RAT中记录的信息确定操作的最早可执行时间；指令分派模块包括寄存器可用时间表RAT和功能单元选择器FUS，RAT表记录每个寄存器的最早可用时间，FUS根据译码结果将各个操作分派到不同的功能单元执行，确定操作的最早执行时间，并根据操作延迟修改RAT中对应寄存器的最早可用时间；后端的功能单元包括ALU单元、访存单元、浮点单元、分支单元，每个功能单元拥有一个指令队列，保存等待在该单元执行的所有操作；ROB保存操作的执行结果并按照取指令的顺序对操作的执行结果进行确认，将得到确认的结果写回寄存器或存储器，丢弃其余的结果，同时作废各指令队列中所有等待使用该结果的操作。