[发明专利]主辅触发器

摘要

一种缩短寄存器延迟时间的主辅触发器，其构成包括一个门电路、一个堆栈电路、一个保持电路、一个主输出电路、一个锁存电路和一个辅输出电路。门电路在设定延迟后进行切换以响应时钟信号的转换。连接门电路输出端和一输入端的堆栈电路在时钟信号为低时，将一中间节点对切换至预备状态，而在设定延迟后当时钟信号为高时，将中间节点对切换至代表输入端的数据状态。保持电路是保持数据状态，主输出电路在时钟信号为高时，依据数据状态驱动输出端。锁存电路是存储数据状态，辅输出电路在时钟信号为低时，利用来自锁存电路的有效数据驱动输出端。

主权项

1.一种主辅触发器，包括：一主电路，包括：一门电路，具有一输出端和多个输入端，所述输入端连接至一中间节点对，并接收一时钟信号，该门电路在一设定延迟后，进行切换以响应该时钟信号于一第一状态和一第二状态间的转换；一堆栈电路，连接该门电路输出端和一输入数据节点，在该设定延迟后并当该时钟信号转换至该第一状态时，该堆栈电路将该中间节点对切换至一预备状态，且在该设定延迟后并当该时钟信号转换至该第二状态时，将该中间节点对切换到代表该输入数据节点的一数据状态；一保持电路，连接该中间结点对；及一主输出电路，连接该中间结点对，且该主输出电路驱动代表该数据状态的一输出节点；及一辅电路，包括：一锁存电路，连接该中间节点对，该锁存电路存储该中间结点对的该数据状态；及一辅输出电路，连接该锁存电路并接收该时钟信号，该辅输出电路在该时钟信号转换至该第一状态后，驱动代表该数据状态的该输出节点。