[发明专利]一种时序逻辑数字电路的设计方法无效
| 申请号： | 200310121721.X | 申请日： | 2003-12-19 |
| 公开（公告）号： | CN1553577A | 公开（公告）日： | 2004-12-08 |
| 发明（设计）人： | 曾烈光;金德鹏;刘昭 | 申请（专利权）人： | 清华大学 |
| 主分类号： | H03K19/00 | 分类号： | H03K19/00;G06F7/00 |
| 代理公司： | 北京清亦华知识产权代理事务所 | 代理人： | 罗文群 |
| 地址： | 100084*** | 国省代码： | 北京;11 |
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| 摘要： | 本发涉及一种时序逻辑数字电路的设计方法，属于数字电路设计技术领域。本方法首先设时序逻辑数字电路中共有s种状态，向时序逻辑数字电路输入的条件共有m种，时序逻辑数字电路的动作有p种；建立用以描述上述s种状态中的任意两种状态之间转移的索引表；建立状态、动作与条件之间的索引表。本发明方法的优点是：将已有数字电路系统中的串行状态机转化为并行状态机，使其适应数字电路系统中的并行技术，利用本发明方法可以高效，准确地设计时序逻辑数字电路。 | ||
| 搜索关键词： | 一种 时序 逻辑 数字电路 设计 方法 | ||
【主权项】：
1、一种时序逻辑数字电路的设计方法，其特征在于该方法包括以下步骤：(1)设时序逻辑数字电路中共有s种状态，向时序逻辑数字电路输入的条件共有m种，时序逻辑数字电路的动作共有p种；(2)建立用以描述上述s种状态中的任意两种状态之间转移的索引表；(3)建立状态、动作与条件之间的索引表。
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