[发明专利]延迟锁定环中的具有边沿抑制器的粗延迟调谐器电路有效
| 申请号： | 200380105828.3 | 申请日： | 2003-12-08 |
| 公开（公告）号： | CN1726642A | 公开（公告）日： | 2006-01-25 |
| 发明（设计）人： | S·N·伊亚斯瓦兰 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | H03K5/13 | 分类号： | H03K5/13;H03L7/00 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 程天正;刘杰 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 本发明公开了一个延迟锁定环，其包括具有适合与延迟锁定环(DLL)一起使用的边沿抑制器的粗延迟调谐器电路。此公开的调谐器电路提供DLL电路的减少的锁定时间。 | ||
| 搜索关键词： | 延迟 锁定 环中 具有 边沿 抑制器 调谐器 电路 | ||
【主权项】：
1.一种与延迟锁定环一起使用的粗延迟调谐器电路，所述粗延迟调谐器电路包括：用于接收输入信号的输入节点，其中所述输入信号是时钟信号；触发电路，所述触发电路在操作上被耦合到所述输入节点，其中所述触发电路适于调节所述输入信号并响应于由所述输入信号达到的一个阈值电平来提供第一输出信号；边沿抑制器电路，其在操作上被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供一个正阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及用于输出所述第三输出信号的输出节点。
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