[发明专利]PLL电路的Σ△调制器无效
| 申请号： | 200380110475.6 | 申请日： | 2003-11-28 |
| 公开（公告）号： | CN1839549A | 公开（公告）日： | 2006-09-27 |
| 发明（设计）人： | 长谷川守仁 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197 |
| 代理公司： | 北京三友知识产权代理有限公司 | 代理人： | 李辉 |
| 地址： | 日本神奈*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明是一种生成将PLL电路的比较分频器的分频比进行调制的调制信号的∑Δ调制器。多个串联连接的积分器(9a～9c)将输入信号F进行累计，同时，当累加值超过规定值时，输出溢出信号OF1～OF3。微分器(10a～10e)转送各积分器(9a～9c)的溢出信号OF1～OF3。加法器(11)对从微分器输出的输出信号(a～f)乘以规定的系数，将该乘法值相加。在末级的积分器(9c)与其前级的积分器(9b)之间，连接与各积分器的时钟信号(fp)的分频信号同步地转送累加值的控制电路(12)。通过设置控制电路(12)，能够不减少次数而减少调制信号的调制幅度。 | ||
| 搜索关键词： | pll 电路 调制器 | ||
【主权项】：
1.一种∑Δ调制器，生成对PLL电路的比较分频器的分频比进行调制的调制信号，其特征在于，配备：多个积分器，被串联连接，各自基于时钟信号将输入信号进行累加，同时当累加值超过规定值时，输出溢出信号；多个微分器，与所述多个积分器有选择地连接，各自转送对应的积分器的溢出信号；加法器，对从多个微分器转送来的溢出信号乘以规定的系数，将该乘法值相加，生成所述调制信号；以及控制电路，连接在末级的第一积分器与其前级的第二积分器之间，与通过对所述时钟信号进行分频而得到的分频信号同步地将所述第二积分器的输出信号供给所述第一积分器。
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