[发明专利]有效更新分支目标地址快取的装置与方法有效
| 申请号： | 200410001808.8 | 申请日： | 2004-01-14 |
| 公开（公告）号： | CN1542625A | 公开（公告）日： | 2004-11-03 |
| 发明（设计）人： | 托马斯C·麦克唐纳 | 申请（专利权）人： | 智权第一公司 |
| 主分类号： | G06F12/08 | 分类号： | G06F12/08;G06F9/38 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 蒲迈文;黄小临 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 披露了一种具有一分支目标地址快取(branchtarget address cache，BTAC)的一写入队列的一微处理器。该BTAC的读取平行于一指令快取以预测所存取的快取线内的一分支指令的一目标地址。在一实施例中，该BTAC为单端口；因此，该单端口必需共享于读与写。当需要更新该BTAC时，比如，当认定一分支目标地址时，该微处理器储存该分支目标地址与相关信息于该写入队列内。因此，该写入队列能让该BTAC的更新延迟至该BTAC未被读取时，比如当该指令快取闲置，该BTAC的误测被更正或该BTAC的预测被取代时。如果该写入队列变成全满，则以任何方式来更新该BTAC。 | ||
| 搜索关键词： | 有效 更新 分支 目标 地址 装置 方法 | ||
【主权项】：
1.一种写入队列，改善一微处理器内的一分支目标地址快取的效率，该写入队列包括：一要求输入，接收一要求以更新该分支目标地址快取，该要求包括一分支指令目标地址；多个储存组件，储存该要求输入端所接收的这些要求；以及控制逻辑电路，耦合至这些储存组件，响应于一个或多个既定条件而将存于这些储存组件内的这些要求之一写入至该分支目标地址快取。
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