[发明专利]可设定或控制时钟信号的占空比的时钟生成电路及其系统无效
| 申请号： | 200410003378.3 | 申请日： | 2004-01-29 |
| 公开（公告）号： | CN1574639A | 公开（公告）日： | 2005-02-02 |
| 发明（设计）人： | 石见幸一 | 申请（专利权）人： | 株式会社瑞萨科技 |
| 主分类号： | H03L7/099 | 分类号： | H03L7/099 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 杨凯;王忠忠 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 时钟生成电路1A接收基准时钟信号CLK0，将时钟信号CLK1、CLK2、CLK3分别输出到外围电路1000、2000、3000。通过改变时钟生成电路1A包含的缓冲电路10－0A、10－1A、10－2A、10－3A分别输出的输出缓冲信号的至少一个占空比，可以改变时钟信号CLK1、CLK2、CLK3中至少一个的占空比。 | ||
| 搜索关键词： | 设定 控制 时钟 信号 生成 电路 及其 系统 | ||
【主权项】：
1.一种时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；缓冲处理部，对上述时钟信号进行缓冲处理，上述缓冲处理部包含缓冲处理上述时钟信号的至少一个缓冲电路，使得上述时钟信号的逻辑高的期间和逻辑低的期间互异。
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