[发明专利]半导体集成电路装置及其检查方法和制造方法无效

专利信息
申请号: 200410004963.5 申请日: 1999-09-09
公开(公告)号: CN1519906A 公开(公告)日: 2004-08-11
发明(设计)人: 水野弘之;石桥孝一郎;成田进 申请(专利权)人: 株式会社日立制作所
主分类号: H01L21/66 分类号: H01L21/66;H01L21/82;H01L27/092
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 王永刚
地址: 日本*** 国省代码: 日本;JP
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摘要: 一种半导体集成电路中,通过把衬底偏置控制装置102设置为第1状态,在MOS晶体管中流过大电流,把衬底偏置控制装置设定为第2状态,把上述大电流控制为较小的值,进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值,是对于NMOS晶体管的衬底偏置低的电压值,第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
搜索关键词: 半导体 集成电路 装置 及其 检查 方法 制造
【主权项】:
1.一种半导体集成电路装置的检查方法,具有至少包括一个MOS晶体管的第1被控制电路和产生上述MOS晶体管的衬底偏置电位的衬底偏置控制装置,通过把上述衬底偏置控制装置设置为第1状态,允许在上述MOS晶体管的漏源极之间流过比较大的第1电流,通过把上述衬底偏置控制装置设置为第2状态,在上述MOS晶体管的漏源极之间流过比上述比较大的第1电流小的第2电流,特征在于:在上述第2状态时提供到上述第1被控制电路的衬底偏置的值是比上述第1状态时对于PMOS晶体管的衬底偏置相同或者高的电压值,是对于NMOS晶体管的衬底偏置相同或者低的电压值,在上述第2状态时提供给上述第1被控制电路的电源电压是比上述第1状态时小的值,根据上述第2状态时在上述MOS晶体管的漏源极之间流过的电流值选择上述半导体集成电路装置。
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