[发明专利]具迟延组件之集成模块无效
| 申请号： | 200410005886.5 | 申请日： | 2004-02-20 |
| 公开（公告）号： | CN1531079A | 公开（公告）日： | 2004-09-22 |
| 发明（设计）人： | K·斯兹茨平斯基;J·普菲菲尔 | 申请（专利权）人： | 因芬尼昂技术股份公司 |
| 主分类号： | H01L23/52 | 分类号： | H01L23/52;H01L23/50;H01L27/02 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 程天正;张志醒 |
| 地址： | 联邦德*** | 国省代码： | 德国;DE |
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| 摘要： | 本案系提供具有一电路以及复数输入/输出终端之集成模块。每一该输入/输出终端系连接至一驱动器电路以驱动输出信号，并连接至一接收电路以接收输入信号，具有一第一迟延时间之一第一迟延组件系提供于该集成模块中，在此迟延组件可被连接进入一电路内信号的信号路径中，或可以被切断连接，以迟延或加速该电路内信号，其中，以结构上与该第一迟延组件相同之方式而具体实施之一第一测试迟延组件系被提供于一第一输入/输出终端，以在一测试操作中，藉由在该第一输入/输出终端对之两输入/输出终端之间的信号传播时间而决定迟延时间。 | ||
| 搜索关键词： | 迟延 组件 集成 模块 | ||
【主权项】：
1.一种具有一电路以及复数输入/输出终端(1、2)之集成模块，每一该输入/输出终端系连接至一驱动器电路(3、5)以驱动输出信号，并连接至一接收电路(4、6)以接收输入信号，具有一第一迟延时间之一第一迟延组件(9a)系提供于该集成模块中，其中迟延组件可被连接进入一电路内信号的信号路径(8)中，或可以被切断连接，以迟延或加速该电路内信号，其中，以结构上与该第一迟延组件(9a)相同之方式而具体实施之一第一测试迟延组件(11a)系被提供于一第一输入/输出终端对(1、2)，以在一测试操作中，藉由在该第一输入/输出终端对之两输入/输出终端之间的信号传播时间而决定第一迟延时间。
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