[发明专利]形成布线结构的方法和半导体器件有效

专利信息
申请号: 200410012028.3 申请日: 2004-09-28
公开(公告)号: CN1667811A 公开(公告)日: 2005-09-14
发明(设计)人: 酒井久弥;清水纪嘉 申请(专利权)人: 富士通株式会社
主分类号: H01L21/768 分类号: H01L21/768;H01L23/52
代理公司: 隆天国际知识产权代理有限公司 代理人: 郑特强;经志强
地址: 日本神*** 国省代码: 日本;JP
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摘要: 发明提供形成布线结构的方法和半导体器件。通过优化作为分别适用于通孔和布线沟槽的阻挡金属膜的成膜模式,获得微型化布线结构,其中在此采用溅射工艺,其具体为用于在通孔上形成阻挡金属膜的多步骤溅射工艺,以及用于在布线沟槽上形成阻挡金属膜的单步骤、低功率溅射工艺,由此实现改进的电特性如通孔电阻以及布线电阻,以及改进的布线可靠性如铜填充特性和电迁移电阻。
搜索关键词: 形成 布线 结构 方法 半导体器件
【主权项】:
1、一种形成布线结构的方法,包括如下步骤:在一衬底上的一第一绝缘膜中形成一连接孔;在一第一成膜模式下,在所述第一绝缘膜上形成一第一下层膜以覆盖所述连接孔的内壁表面;用一第一导电材料填充所述连接孔,同时所述第一下层膜置于该第一导电材料下面;除去在所述第一绝缘膜上的所述第一导电材料和所述第一下层膜,以仅在所述连接孔中留下所述第一导电材料;形成一第二绝缘膜以覆盖所述第一导电材料的顶表面;在所述第二绝缘膜中形成一沟槽以露出所述第一导电材料的该顶表面;在与所述第一成膜模式不同的一第二成膜模式下,在所述第二绝缘膜上形成一第二下层膜以覆盖所述沟槽的内壁表面;以及用一第二导电材料填充所述沟槽,同时所述第二下层膜置于该第二导电材料下面。
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