[发明专利]电路模块上提供时钟信号与多电路单元之拓扑无效
| 申请号： | 200410028416.0 | 申请日： | 2004-03-11 |
| 公开（公告）号： | CN1531204A | 公开（公告）日： | 2004-09-22 |
| 发明（设计）人： | A·巴奇;M·库兹门卡;S·穆夫;S·拉格胡拉姆 | 申请（专利权）人： | 因芬尼昂技术股份公司 |
| 主分类号： | H03L7/00 | 分类号： | H03L7/00;H03L7/06;G11C11/4063 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 程天正;梁永 |
| 地址： | 联邦德*** | 国省代码： | 德国;DE |
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| 摘要： | 一种电路模块，其具有一电路板(50a)、多个位于该电路板上的电路单元(20a至52i)、至少一位于该电路板(50a)上的时钟输入(12a)用以接收一外部时钟信号。该电路模块具有位于该电路板(50a)上的一第一相位锁定回路(PLL)单元(60)，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元。此外，该电路模块具有位于该电路板(50a)上的一第二相位锁定回路(PLL)单元(62)，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。 | ||
| 搜索关键词： | 电路 模块 提供 时钟 信号 单元 拓扑 | ||
【主权项】：
1.一种电路模块，其包含：一电路板(50a、50b、50c)；多电路单元(20a至20e、52a至52e)，其位于该电路板上；至少一时钟输入(12a、12b)，其位于该电路板上，用以接收一外部时钟信号；一第一相位锁定回路(PLL)单元(60)，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元；以及一第二相位锁定回路(PLL)单元(62)，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。
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