[发明专利]维持高速缓存协调性的微处理器、装置与方法

摘要

本发明涉及联系响应缓冲高速缓存线与储存缓冲高速缓存线的微处理器、装置与方法，此装置于储存缓冲器与响应缓冲器储存相同的高速缓存线地址时，减轻维持储存缓冲器与响应缓冲器的高速缓存线状态间的协调性的需求。储存缓冲器包括多个匹配位关联单元。当一储存动作要求响应缓冲器被配置时(如接收由写入配置高速缓存的一储存未中所关联的高速缓存线)，控制逻辑单元运用匹配位关联单元以指明哪一个响应缓冲器被配置。当状态改变事件发生时，控制逻辑单元于已配置的响应缓冲器中更新高速缓存线状态，其接着用来更新高速缓存，因此可减轻储存缓冲器维持高速缓存线状态的需求。若储存地址与已配置的响应缓冲器相匹配，则该响应缓冲器将被指明于匹配位关联单元中。

主权项

1.一种联系响应缓冲高速缓存线与储存缓冲高速缓存线的装置，其用于具有一高速缓存、一储存缓冲器、多个响应缓冲器的一微处理器中，该装置可以于某一该响应缓冲器保持与储存缓冲器储存同样的高速缓存线地址时，减轻维持该储存缓冲器的一第二高速缓存线状态与单个响应缓冲器的一第一高速缓存线状态间的协调性的需求，该储存缓冲器包括多个匹配位关联单元，用以在该储存缓冲器与某一该响应缓冲器都对应到同一高速缓存线地址时，指明其关联性，该装置包括：一第一控制逻辑单元，其接收多个事件信号，该第一控制逻辑单元可以配置该单个响应缓冲器以提供给一储存动作，其还可以于该已配置的单个响应缓冲器中响应该事件信号以维持该第一高速缓存线状态，其中所述多个事件信号用以指明影响相关于该同一高速缓存线地址的高速缓存线的一状态的一或多个事件，该高速缓存线的状态与存至高速缓存的储存动作相关；一第二控制逻辑单元，其耦接至该第一控制逻辑单元以及所述多个匹配位关联单元，该第二控制逻辑单元可以产生一控制值以指明已配置的该单个响应缓冲器维持该第一高速缓存线状态；一第三控制逻辑单元，其耦接至所述多个匹配位关联单元、储存缓冲器以及多个响应缓冲器，用于接收该控制值并决定由哪一个响应缓冲器自高速缓存中接收该第一高速缓存线状态以及利用哪一个响应缓冲器来更新高速缓存，以响应该储存动作来更新高速缓存，其中若该多个匹配位关联单元指明该关联性为某一该响应缓冲器对应至该储存缓冲器时，则该第三控制逻辑单元可依据储存于该单个响应缓冲器内的第一高速缓存线状态来更新高速缓存，否则利用存于该储存缓冲器内的一第二高速缓存线状态来更新高速缓存；以及多个比较器，其耦接至该多个响应缓冲器，所述比较器比较由该储存动作所指明的一储存地址与储存于该多个响应缓冲器中的一相对应高速缓存线地址。