[发明专利]一种降低集成电路中电源线电流的方法无效
| 申请号： | 200410037661.8 | 申请日： | 2004-04-29 |
| 公开（公告）号： | CN1571139A | 公开（公告）日： | 2005-01-26 |
| 发明（设计）人： | 杨华中;汪玉;罗嵘;汪蕙 | 申请（专利权）人： | 清华大学 |
| 主分类号： | H01L21/82 | 分类号： | H01L21/82;H01L27/00;G06F17/50 |
| 代理公司： | 北京清亦华知识产权代理事务所 | 代理人： | 罗文群 |
| 地址： | 1000*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种降低集成电路中电源线电流的方法，属于集成电路设计技术领域。该方法首先将同步时序电路划分成多个并行电路；对多个并行电路进行静态时序分析，得到每个并行电路的时序；根据每个并行电路的时序，对每个并行电路的原始时钟加入不同的延时，使所有并行电路使用的时钟相位不相同；用原始时钟对各并行电路的输出信号进行相位补偿，使所有输出信号同步。本发明的方法，对于每一个并行电路模块使用相应相位的时钟，其翻转时刻在时间上错开，使得各条电路中的电流在不同的时刻达到峰值，降低了总电路的峰值电流和其变化趋势，从而降低了电源/地线网的欧姆压降和数字电路部分注入到衬底的噪声。 | ||
| 搜索关键词： | 一种 降低 集成电路 电源线 电流 方法 | ||
【主权项】：
1、一种降低集成电路中电源线电流的方法，其特征在于该方法包括以下几个步骤：(1)将同步时序电路划分成多个并行电路；(2)对上述多个并行电路进行时序分析，得到每个并行电路的时序；(3)根据上述每个并行电路的时序，对每个并行电路的原始时钟加入不同的延时，使所有并行电路使用的时钟相位不相同；(4)用原始时钟对各并行电路的输出信号进行相位补偿，使所有输出信号同步。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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