[发明专利]一种高速突发模式时钟数据恢复电路

摘要

本发明提出了一种高速突发模式时钟、数据的恢复电路，它是由边沿检测电路1、带触发输入的限流定时器2、稳频环路3、判决输出电路4组成。在外围稳频环路确保恢复时钟频率与输入信号时钟频率一致的前提下，利用边沿检测电路输出的触发信号受控地干预限流定时电路的振荡状态，使振荡状态处于最低电平位置并保持至最佳判决时刻；从而实现比特同步和数据快速恢复。该电路具有结构简单、可靠性高、同步速率快和成本低的特点，并且适合技术和市场的发展要求，易于集成或二次集成。

主权项

1、一种高速突发模式时钟、数据的恢复电路，其特征是它包括边沿检测电路(1)、带触发输入的限流定时器(2)、稳频环路(3)、判决输出电路(4)；它有3个整体电路端口：0-1端口是原始数据输入端口；0-2端口是恢复数据输出端口；0-3端口是恢复时钟输出端口；边沿检测电路1有2个端口：1-1端口是原始数据输入端口；1-2端口是触发信号输出端口；带触发输入的限流定时器2有3个端口：2-1端口是触发信号输入端口；2-2端口是频率误差直流偏置电压输入端口；2-3端口是恢复时钟输出端口；稳频环路3有2个端口：3-1端口是恢复时钟输入端口；3-2端口是频率误差直流偏置电压输出端口；判决输出电路4有3个端口：4-1端口是原始数据输入端口；4-2端口是恢复时钟输入端口；4-3端口是恢复数据输出端口；电路连接方式是：0-1端口、1-1端口、4-1端口连接；1-2端口、2-2端口连接；2-3端口、4-2端口、0-3端口、3-1端口连接；3-2端口、2-2端口连接；4-2端口、0-2端口连接；所述的边缘检测电路(1)是一个RC微分电路；所述的触发输入的限流定时器(2)由电阻R1～R6、双极性晶体管T1～T5、电容C1、变容二极管D1～D4、稳压二极管D5、电源Va、Vb、Vc、Vd组成；晶体管T1集电极和和晶体管T2基极顺序连接、并在两管的发射极分别接有恒流源、两发射极之间接有定时电容、两管集电极分别接有上拉电阻；T1管基极接地，T2管作为输出管，其集电极接射极跟随器输出；输出管T2管的发射极、集电极和T3管的发射极、集电极分别对接；T3管为输入管，其基极接入经钳位的触发信号；结构为：C1一端接端口1-1，另一端与R1的一端、T3的基极相连接；R1的另一端接Vd；T3、T2的集电极相连接后与R2的一端连接；R2的另一端与Vb相连接；T3、T2的发射极相连后与D3、D4的正极相连；T2的基极、T1的集电极相连后与R3的一端相连；R3的另一端与Va相连；T1的基极接地；T1的发射极与D1、D2的正极相连；D1、D2、D3、D4的负极相连后与端口2-2连接；T1的发射极与T4的集电极相连；T2、T3的发射极与T5的集电极相连；T4、T5的基极与R4的一端、D5的负极相连；R4的另一端接地；R6的一端接T4的发射极，一端接D5的正极；R5的一端接T5的发射极，一端接D5的正极；D5的正极接Vc；所述的稳频环路(3)采用电容性调节的锁相环路；所述的判决输出电路(4)采用D型触发器电路。