[发明专利]基于CPLD和SDRAM的高速大容量数据采集系统无效
| 申请号： | 200410043813.5 | 申请日： | 2004-08-18 |
| 公开（公告）号： | CN1598752A | 公开（公告）日： | 2005-03-23 |
| 发明（设计）人： | 王立欣 | 申请（专利权）人： | 哈尔滨工业大学 |
| 主分类号： | G06F3/05 | 分类号： | G06F3/05 |
| 代理公司： | 哈尔滨市松花江专利商标事务所 | 代理人： | 王吉东 |
| 地址： | 150001黑龙江*** | 国省代码： | 黑龙江;23 |
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| 摘要： | 基于CPLD和SDRAM的高速大容量数据采集系统，它具体是一种基于CPLD和SDRAM的高速大容量数据采集系统。模拟信号输入到匹配输入网络电路(1)的信号输入端，(1)的信号输出端连接放大缓冲电路(2)的信号输入端，(2)的信号输出端连接模/数转换电路(3)的模拟信号输入端，(3)的数据输出端连接CPLD控制单元电路(4)的数据输入端，(3)时钟信号输入端连接(4)的时钟信号输出端，(4)的数据输出端连接接口电路(5)的数据输入端，(4)的数据输出输入端连接(6)的数据输入输出端。本发明的最高采样频率是100MHz，存储容量是256MBit，并具有缓存容量大、可扩容、集成度高、可靠性高、抗干扰能力高等优点，它能应用在高速测控和图像采集处理系统中。 | ||
| 搜索关键词： | 基于 cpld sdram 高速 容量 数据 采集 系统 | ||
【主权项】：
1.基于CPLD和SDRAM的高速大容量数据采集系统，其特征在于它由匹配输入网络电路(1)、放大缓冲电路(2)、模/数转换电路(3)、CPLD控制单元电路(4)、接口电路(5)、SDRAM存储单元电路(6)组成；模拟信号输入到匹配输入网络电路(1)的信号输入端，匹配输入网络电路(1)的信号输出端连接放大缓冲电路(2)的信号输入端，放大缓冲电路(2)的信号输出端连接模/数转换电路(3)的模拟信号输入端，模/数转换电路(3)的数据输出端连接CPLD控制单元电路(4)的数据输入端，模/数转换电路(3)的时钟信号输入端连接CPLD控制单元电路(4)的时钟信号输出端，CPLD控制单元电路(4)的数据输出端连接接口电路(5)的数据输入端，CPLD控制单元电路(4)的数据输出输入端连接SDRAM存储单元电路(6)的数据输入输出端。
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