[发明专利]非同步硬核的伪同步时序建模方法

摘要

本发明公开了一种非同步硬核的伪同步时序建模方法，目的是解决当硬核的输入输出端口过多而引起组合爆炸，造成建模工作量巨大的问题。技术方案是在建立非同步硬核的时序视图时引入时钟变量，建模时设置一个虚拟时钟，把输入与输出的全相关的延时信息转化为所有的输入信号相对于虚拟时钟的建立时间和输出信号相对于虚拟时钟的输出延时，这样只需要建立m个输入信号相对于时钟上升沿的建立时间和n个输出信号相对于时钟上升沿的延迟时间的二维表格就可以了，仅仅需要m+n个二维表格，与传统的时序建模需要建立2×m×n个表格相比，工作量大大减少。

主权项

1.一种非同步硬核的伪同步时序建模方法，其特征在于在建立非同步硬核的时序视图时引入时钟变量，即建模时设置一个虚拟时钟，把输入与输出的全相关的延时信息转化为所有的输入信号相对于虚拟时钟的建立时间和输出信号相对于虚拟时钟的输出延时，建立m个输入信号相对于时钟上升沿的建立时间和n个输出信号相对于时钟上升沿的延迟时间的二维表格；具体实现过程是：1.1假设从非同步硬核的输出到下一栈寄存器之间的逻辑单元所需的时间为t1，且假定时钟周期为T，要建立硬核的一个输入信号A的时序视图，利用模拟软件进行模拟找到因输入信号A的变化引起输出信号变化的最大延迟时间，假设通过模拟发现，从输入信号A到所有的输出信号延迟路径中，输入A到输出B的延时最大，且值为tAB，则建立时序视图时将输入信号A相对于时钟上升沿的建立时间设置为tAB+t1；1.2建立输出信号的时序视图，假设从输出信号B到下一栈寄存器输入之间的逻辑电路需要延迟为t1，则在建立输出信号B的时序视图时将B相对于时钟上升沿的输出延时设置成T-t1，这样就把t1的时间留给后面的逻辑单元了；1.3为了合理的分配时序约束，让全定制非同步硬核前的逻辑电路延时t0和硬核后的逻辑电路延时t1分配合理，要根据布局布线后的情况来适当修改视图，如果布线后经分析发现为硬核前面逻辑留出的时间t0较小，而为硬核后面逻辑留出的时间t1比较宽裕，则适当减小t1的值，即相当于在时间窗口内将全定制硬核向后滑动；与此相反，如果发现预留给硬核后面逻辑的时间t1很紧张，则将t1的值适当增大，相当于在时间窗口内将全定制硬核向前滑动；通过反复迭代几次使电路的时序得到合理的分配，电路也就能优化得很好；同样也可以不使用t1作参考，而采用上一栈锁存器与硬核之间的逻辑电路延时t0为参考利用此种方法建伪同步时序视图。