[发明专利]非易失性半导体存储装置及其控制方法有效
申请号: | 200410047679.6 | 申请日: | 2004-05-26 |
公开(公告)号: | CN1574064A | 公开(公告)日: | 2005-02-02 |
发明(设计)人: | 金田义宣 | 申请(专利权)人: | 三洋电机株式会社 |
主分类号: | G11C7/00 | 分类号: | G11C7/00 |
代理公司: | 中科专利商标代理有限责任公司 | 代理人: | 李香兰 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | 本发明涉及一种非易失性半导体存储装置及其控制方法,存储阵列被分割为各个存储单元中被写入正数据的第1存储单元阵列(MAT),以及各个存储单元中被写入正数据的反转数据的第2存储单元阵列(MAR)。列译码器(20)同时选择与被写入正数据的存储单元(Mtj)相连接的位线(BLtj)以及与被写入反转数据的存储单元(Mtj)相连接的位线(BLrj)。差分放大器(23)放大该一对位线(BLtj)和(BLrj)所输出的信号的差,输出到I/O线(24),从而能够大幅缩短该非易失性半导体存储装置的数据写入时间。 | ||
搜索关键词: | 非易失性 半导体 存储 装置 及其 控制 方法 | ||
【主权项】:
1.一种非易失性半导体存储装置,其特征在于:包括:多个位线;多个字线;被配置在上述多个位线和多个字线的各个交点处的多个非易失性存储单元;从上述多个字线中选择一根字线的行地址译码器;从上述多个位线中同时选择一对位线的列地址译码器;以及差分放大器,其对分别与上述列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的信号的差进行放大。
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