[发明专利]断线与短路检测电路

摘要

本发明提供可检测出传送差动时钟信号的信号线的断线与短路的断线与短路检测电路。差动缓冲部(DB1)中设有：对从输入端(PADI)输入的非反相时钟信号和从输入端(PADR)输入的反相时钟信号进行比较的第一比较器，对非反相时钟信号和参考电位(Vref)进行比较的第二比较器，以及对反相时钟信号和参考电位(Vref)进行比较的第三比较器，其各自的输出分别设为Y、YI、YR。非反相时钟信号或反相时钟信号的任一信号线断线或与逻辑值Low的接地电位(VSS)短路时，第二与第三比较器输出的逻辑值在非反相时钟信号或反相时钟信号的一周期内会长时间相等。从而，在第二D－触发器电路(F2a)求反了输出信号[CD]时，可判断为发生了断线或短路。

主权项

1.一种断线与短路检测电路，其特征在于设有：被输入非反相时钟信号的第一时钟输入端；被输入其相位与所述非反相时钟相反的反相时钟信号的第二时钟输入端；包含与所述第一时钟输入端相连的一端和被供给第一电位的另一端的第一终端电阻；包含与所述第二时钟输入端相连的一端和被供给所述第一电位的另一端的第二终端电阻；包含与所述第一时钟输入端相连的第一信号输入端和与所述第二时钟输入端相连的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出第一逻辑值或与所述第一逻辑值不同的第二逻辑值的第一比较器；包含与所述第一时钟输入端相连的第一信号输入端和被供给第二电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第二比较器；包含与所述第二时钟输入端相连的第一信号输入端和被供给第三电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第三比较器；在所述第二与第三比较器输出的逻辑值在预定期间以上的期间相等时输出第一信号的第一信号输出电路；以及包含接受所述第一比较器的输出的时钟输入端、被供给与所述第一或第二逻辑值的任一值对应的电压信号的输入端、接受所述第一信号的另一输入端以及将输出信号输出的输出端，在所述时钟输入端接受的所述第一比较器的输出上存在预定方向的转变时输出与所述电压信号对应的信号作为所述输出信号，而在接受了所述第一信号时，将所述输出信号无效化的第一触发器电路。