[发明专利]记忆模块集成时钟供应芯片、含芯片的模块及模块的操作

摘要

根据本发明集成芯片具第一时钟输入(c1k1)的施用之时钟信号输入(1.1)及时钟信号输出(1.2－1.5)。而且，其具锁相回路(2)，在输入侧其系连接至时钟信号输入(1.1)及用于产生第二时钟信号输入(c1k2)。而且，该芯片具多任务器(MUX)，经由此，该第一时钟信号(c1k1)或该第二时钟信号(c1k2)可被选择性地切换至该时钟信号输出(1.2－1.5)，及频率监测单元(3)，在输入侧其系连接至该时钟信号输入(1.1)及其以一种方式被设计及操作，使得在限制频率(fmin)为未达到的情况下，引起该多任务器(MUX)切换该第一时钟信号(c1k1)为该时钟信号输出(1.2－1.5)。

主权项

1.一种记忆模块集成时钟供应芯片，其具第一时钟输入(clk1)的施用之时钟信号输入(1.1)及时钟信号输出(1.2-1.5)，具锁相回路(2)，在输入侧其系连接至该时钟信号输入(1.1)及用于产生第二时钟信号输入(clk2)，具多任务器(MUX)，经由此，该第一时钟信号(clk1)或该第二时钟信号(clk2)可被选择性地切换至该时钟信号输出(1.2-1.5)，具频率监测单元(3)，在输入侧其系连接至时钟信号输入(1.1)，及其以一种方式被设计及操作，使得在限制频率(fmin)为未达到的情况下，引起该多任务器(MUX)切换该第一时钟信号(clk1)为时钟信号输出(1.2-1.5)。