[发明专利]具有制作在不同晶向晶片上的器件层的三维CMOS集成电路有效
| 申请号： | 200410079883.6 | 申请日： | 2004-09-23 |
| 公开（公告）号： | CN1604306A | 公开（公告）日： | 2005-04-06 |
| 发明（设计）人： | 陈永聪;凯瑟琳·W·瓜里尼;杨美基 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | H01L21/82 | 分类号： | H01L21/82;H01L21/84;H01L21/8238;H01L21/768;H01L27/12;H01L27/092;H01L23/52 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 王永刚 |
| 地址： | 美国*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 提供了一种制造3D集成电路的三维(3D)集成方案，其中，pFET位于对其最佳的晶面上，且nFET位于对其最佳的晶面上。根据本发明的第一3D集成方案，第一半导体器件被预先制作在第一绝缘体上硅(SOI)衬底的半导体表面上，且第二半导体器件被预先制作在第二SOI衬底的半导体表面上。在预先制作这二种结构之后，此二种结构被键合到一起，并经由穿过通孔的晶片－通道被互连。在第二3D集成方案中，具有第一结晶学取向的第一SOI层的覆盖绝缘体上硅(SOI)衬底，被键合到结晶学取向不同于第一SOI层的第二SOI层上具有第二半导体器件的预先制造的晶片的表面；以及在第一SOI层上制作第一半导体器件。 | ||
| 搜索关键词： | 具有 制作 不同 晶片 器件 三维 cmos 集成电路 | ||
【主权项】：
1.一种三维集成方案，它包括下列步骤：提供第一互连结构，它包括位于第一绝缘体上硅衬底的第一含硅层的表面上的至少一个第一半导体器件，所述第一含硅层具有对所述第一半导体器件最佳的第一表面取向；将操作晶片固定到第一互连结构的表面；提供第二互连结构，它包括第二绝缘体上硅衬底的第二含硅层的表面上的不同于第一半导体器件的至少一个第二半导体器件，所述第二含硅层具有对所述第二半导体器件最佳的第二表面取向；彼此键合第一和第二互连结构；以及去除操作晶片。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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