[发明专利]半导体器件及其制作方法无效
| 申请号： | 200410083394.8 | 申请日： | 2004-10-08 |
| 公开（公告）号： | CN1606171A | 公开（公告）日： | 2005-04-13 |
| 发明（设计）人： | 藤井宏基 | 申请（专利权）人： | 恩益禧电子股份有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L27/088;H01L27/105;H01L27/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 穆德骏;陆弋 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明的目的在于提供一种DMOSFET及其制作方法，能够保持漏耐压的理想水平，并且同时，降低漏电阻。在构造为具有由形成在P型半导体衬底上的外延层构成的漏区域而替代在之间的N型掩埋层的DMOSFET中，在漏区域中具有嵌入在其中的N型源区域的P型体区域和漏延伸区域在外延生长前形成N型重掺杂掩埋层，从而至少在P型体区域下的区域中不形成它们，并从而从杂质被接下来的退火而扩散之后看，使在P型体区域下的区域中的杂质浓度低于在漂移区下的区域中的杂质浓度。通过增加在漂移区下的区域中的N型掩埋层的杂质浓度，能够抑制击穿并由此抑制漏耐压的降低，同时降低漏电阻。 | ||
| 搜索关键词： | 半导体器件 及其 制作方法 | ||
【主权项】：
1.一种双扩散MOSFET，至少包含：形成在第二导电型半导体衬底中的第一导电型掩埋层；形成在所述第一导电型掩埋层上的由外延层组成的漏区域；形成在所述漏区域中的第二导电型体区域；形成在所述漏区域中的第一导电型漏延伸区域；形成在所述第二导电型体区域中的第一导电型源区域；在所述第一导电型源区域和所述第一导电型漏延伸区域之间由栅绝缘膜中介的至少一部分区域上形成的栅电极；以及在所述第二导电型体区域和所述第一导电型漏延伸区域之间的漂移区域；其中形成所述第一导电型掩埋层以在所述第二导电型体区域下的区域中具有的第一导电型杂质浓度比在所述漂移区域下的区域中的低。
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