[发明专利]具有多层互连结构的半导体器件及其制造方法和设计方法

摘要

本发明提供具有多层互连结构的半导体器件及其制造方法和设计方法，在该互连结构中，通路塞密度在上层部分中比在下层部分中要大，其中通过将上层通路塞的密度限制为60％或更小，在形成上方通路塞时能够避免下方通路塞的剥离，该密度是对于具有每个边为50－100微米大小的单位面积而定义的。

主权项

1.一种半导体器件，包括：第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，所述第一密度值小于所述第二密度值，所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，所述第二密度值为70％或更小。