[发明专利]用于实现高阶多项式模乘计算系统的硬件结构

摘要

一种用于实现高阶多项式模乘计算系统的硬件结构，属于安全认证和信号处理的技术领域。所述的硬件结构由控制模块，分组模块，64点FNT计算模块，第一～五存储器模块，乘法计算模块，64点IFNT计算模块，累加及求重模模块和第一～二十数据选择器模块连接而成。本硬件结构用于实现高阶多项式：A(x)＝a₀+a₁x+a₂x²+...+a₂₅₅x²⁵⁵ (a₀，a₁，a₂，...a₂₅₅∈{0，1，2，...，250})和B(x)＝b₀+b₁x+b₂x²+...+a₂₅₅x²⁵⁵ (b₀，b₁，b₂，...b₂₅₅∈{0，1，2，...，250})的模乘，两个多项式的系数a₀/b₀，a₁/b₁，a₂/b₂，...，a₂₅₅/b₂₅₅输入第一存储模块(RAM1)的DinA1、DinB1端，模乘的结果：C(x)＝c₀+c₁x+c₂x²+...+c₂₅₁x²⁵¹的每项系数由累加及求重模模块的Dataout端输出。该硬件结构的优点是精度高、运算速度快。

主权项

1.一种用于实现高阶多项式模乘计算系统的硬件结构，其特征在于，由控制模块，分组模块，64点FNT计算模块，第一～五存储器模块，乘法计算模块，64点IFNT计算模块，累加及求重模模块和第一～二十数据选择器模块组成，所述的模块分别表示为Control，AddNet，FNT，RAM1～RAM5，MUL，IFNT，Modulo和MUX1～MUX20；Control有五个输入端和十六个输出端，所述的五个输入端分别表示为clk1，rst1，start，done1，moddone1，所述的十六个输出端分别表示为rstA1，rstB1，weA1，web1，AddrA1，AddrB1，enA1，enB1，transtart1，addstart1，state1，se1，～se1，Mulstart，FNTstart1，InputBusy；AddNet有七个输入端和三个输出端，所述的七个输入端分别表示为clk2，rst2，DinA2，DinB2，transtart2，addstart2，state2，所述的三个输出端分别表示为Addw1，Aout，Wea1；FNT有四个输入端和五个输出端，所述的四个输入端分别表示为clk3，rst3，Din1，FNTstart2，所述的五个输出端分别表示为Done2，Addrr1，Addrw1，FNTout，Wea2；RAM1有十二个输入端和二个输出端，所述的十二个输入端分别表示为clkA，clkB，rstA2，rstB2，weA2，web2，AddrA2，AddrB2，enA2，enB2，DinA1，DinB1，所述的二个输出端分别表示为DoutA，DoutB；RAM2～RAM5结构一样，都各有六个输入端和一个输出端，RAM2的六个输入端分别表示为clkw1，clkr1，Addrr2，Wea3，Addrw2，Din2，RAM2的一个输出端表示为Doutab1；RAM3的六个输入端分别表示为clkw2，clkr2，Addrr3，Wea4，Addrw3，Din3，RAM3的一个输出端表示为Doutab2；RAM4的六个输入端分别表示为clkw3，clkr3，Addrr5，Wea7，Addrw5，Din5，RAM4的一个输出端表示为Dout1；RAM5的六个输入端分别表示为clkw4，clkr4，Addrr6，Wea8，Addrw6，Din6，RAM5的一个输出端表示为Dout2，MUL有五个输入端和四个输出端，所述的五个输入端分别表示为clk4，rst4，DinA3，DinB3，Mstart，所述的四个输出端分别表示为Addw2，Cout，Wea5；IFNT有四个输入端和七个输出端，所述的四个输入端分别表示为clk5，rst5，Din4，IFNTstart，所述的七个输出端分别表示为Idone，sl，～sl，Addrr4，Addrw4，IFNTout，Wea6；Modulo有六个输入端和三个输出端，所述的六个输入端分别表示为clk6，rst6，startin，Addr，startout，Data，三个输出端分别表示为Dataout，Outbusy，Moddone2；MUX1～MUX20结构一样，都各有三个输入端和一个输出端，三个输入端分别是控制端，第一输入数据端，第二输入数据端，MUX1～MUX20的控制端分别表示为sel1～sel20，MUX1～MUX20的第一输入数据端分别表示为I1～I39，所述的第一输入数据端的编号为连续奇数，MUX1～MUX20的第二输入数据端分别表示为I2～I40，所述的第二输入数据端的编号为连续偶数，MUX1～MUX20的输出端分别表示为O1～O20；所述的硬件结构的连接，所有模块的clk1～clk5、clkA、clkB、clkw1～clkw4、clkr1～clkr4连接在一起，所有模块的rst1～rst5连接在一起，外界输入数据端DinA和DinB分别与RAM1的DinA1和DinB1连接，Control的rstA1/rstB1，weA1/weB1，AddrA1/AddrB1，enA1/enB1分别与RAM1的rstA2/rstB2，WeA2/WeB2，AddrA2/AddrB2，enA2/enB2连接，Control的transtart1，addstart1，state1分别与AddNet的transtart2，addstart2，state2连接，Control的FNTstart1与FNT的FNTstart2连接，Control的Done1与FNT的Done2连接，Control的Mulstart与MUL的Mstart连接，Control的sel与MUX1～MUX4的sel1～sel4及MUX9的sel9连接，Control的～sel与MUX5～MUX8的sel5～sel8及MUX10的sel10连接，RAM1的DoutA和DoutB分别与AddNet的DinA2和DinB2连接，Addnet的Addw1分别与MUX1的I2、MUX3的I6、MUX5的I10和MUX6的I12连接，Aout分别与MUX4的I8和MUX7的I14连接，Wea1分别与MUX2的I4和MUX8的I15连接，FNT的Addrr1分别与MUX1的I1和MUX5的I9连接，Addrw1分别与MUX3的I5和MUX6的I11连接，Fntout分别与MUX4的I7和MUX7的I13连接；Wea2分别与MUX2的I3和MUX8的I16连接，FNT的Din1与MUX9的O9连接，MUX1的O1与RAM2的Addrr2连接，MUX2的O2与RAM2的Wea3连接，MUX3的O3与RAM2的Addrw2连接，MUX4的O4与RAM2的Din2连接，MUX5的O5与RAM3的Addrr3连接，MUX6的O6与RAM3的Addrw3连接，MUX7的O7与RAM3的Din3连接，MUX8的O8与RAM3的Wea4连接，RAM2的Doutab1分别与MUX9的I17和MUX10的I19连接，RAM3的Doutab2分别与MUX9的I18和MUX10的I20连接，MUX10的O10与MUL的DinA3和DinB3连接，MUL的MDone1与IFNT的IFNTstart连接，MUL的Cout分别与MUX14的I28和MUX17的I34连接，MUL的Addw2分别与MUX11的I22，MUX13的I26，MUX15的I30和MUX16的I32连接，MUL的Wea5分别与MUX12的I24和MUX18的I35连接，IFNT的Din4与MUX19的O19连接，IFNT的Idone与Modulo的startin连接，IFNT的sl1与MUX15～MUX18的sel15～sel18及MUX20的sel20连接，～sl1与MUX11～MUX14的sel11～sel14和MUX19的sel19连接，IFNT的Addrr4分别与MUX11的I21和MUX15的I29连接，IFNT的Addrw4分别与MUX13的I25，MUX16的I31和Modulo的Addr连接，IFNT的IFNTout分别与MUX14的I27和MUX17的I33连接，IFNT的Wea6分别与MUX12的I23和MUX18的I36连接，MUX11的O11与RAM4的Addrr5连接，MUX12的O12与RAM4的Wea7连接，MUX13的O13和RAM4的Addrw5连接，MUX14的输出端O14与RAM4的输入端Din5连接，MUX15的O15与RAM5的1Addrr6连接，MUX16的O16与RAM5的Addrw6连接，MUX17的O17与RAM5的Din6连接，MUX18的O18与RAM5的Wea8连接，RAM4的Dout1分别与MUX19的I37和MUX20的I39连接，RAM5的Dout2分别与MUX19的I38和MUX20的I40连接，MUX20的O20与Modulo的Data连接。