[发明专利]数字延时锁相环器件、控制方法和控制程序

摘要

本发明提供了一种可以减少关于目标延时量的误差的数字DLL器件。该器件对输入时钟信号提供延时以便将其时钟周期T均等地划分为N份，且包括第一可变延时部件和第二可变延时部件，所述第一可变延时部件和第二可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成。相位比较部件将输入时钟信号的相位与输出信号的相位进行比较并输出比较的结果，所述输出信号是输入信号在经过所有的第一可变延时部件和第二可变延时部件后被延时的结果。延时控制部件基于相位比较结果，计算所需要的单位延时缓冲器的总数S，将S被N除的商Q设为每个第一可变延时部件中单位延时缓冲器的数目，并将S被N除的余数R分别分配到第二可变延时部件。

主权项

1.一种数字延时锁相环器件，包括：数字延时锁相环器件，所述数字延时锁相环器件对输入时钟信号提供延时以便将时钟周期T均等地划分为N份，其中N为整数；N个可变延时部件，所述N个可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；相位比较部件，所述相位比较部件将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述可变延时部件后被延时的结果；以及延时控制部件，所述延时控制部件基于所述相位比较结果，计算所需要的单位延时缓冲器的总数，并将这样计算的所述单位延时缓冲器的总数分别分配到所述各个可变延时部件。