[实用新型]计算机通用串行接口总线接口电路中的并串转换电路

摘要

本实用新型的通用串行接口总线(USB2.0)接口电路中的并串转换电路，包括满足480Mbps处理速度的高速并串转换主体电路以及一个能降低功耗的复位使能电路，电路简单高效，可以用TSMC 0.25um的标准CMOS集成电路工艺实现，不需要昂贵的0.18um CMOS的集成电路制造工艺，能有效降低成本，适于高速数据处理，能够满足USB2.0接口电路数据传输处理的要求，它可通用于目前所用USB接口电路中。

主权项

1.计算机通用串行接口总线接口电路中的并串转换电路，其特征是包括复位使能电路(I)和并串转换主体电路(II)两部分，所说的复位使能电路(I)包括D触发器(1)、异或门(2)、或门(4)、两个与门(3)、(5)和反相器(6)，异或门(2)的一个输入端(A)和或门(4)的一个输入端(B)共同接D触发器(1)的数据输入端(D)，异或门(2)的另一输入端(B)和或门(4)的另一输入端(A)共同接D触发器(1)的数据输出端(Q)，异或门(2)的输出端与第一与门(3)的一输入端(B)相连，或门(4)的输出端与第二与门(5)的一输入端(A)相连，第一与门(3)的另一输入端(A)和第二与门(5)的另一输入端(B)共同接D触发器(1)的时钟端(CLK)，第二与门(5)的输出端与反相器(6)的输入端相连，所说的并串转换主体电路(II)包括八个环形移位寄存器单元、八个传输门(TR1～TR8)和一个D触发器(DF)，每个环形移位寄存器单元由五个nmos管(N1～N5)、四个pmos管(P1～P4)及一个反相器(V1)组成，每个环形移位寄存器单元中有两条支路，第一条支路由第一pmos管(P1)、第二pmos管(P2)、第一nmos管(N1)和第二nmos管(N2)依次串联构成，第二条支路由第三pmos管(P3)、第四pmos管(P4)、第三nmos管(N3)和第四nmos管(N4)依次串联构成，第一pmos管(P1)和第三pmos管(P3)的源极接电源(VDD)，第二nmos管(N2)和第四nmos管(N4)的源极接地(GND)，第一pmos管(P1)的栅极和第二nmos管(N2)的栅极相连，并与各自单元反相器(V1)的输入端(I1)、各自单元的第一输出端(T)及前一个单元的第二输出端(R)的共接点相连，第二pmos管(P2)的栅极接复位使能电路(I)中的反相器(6)的输出端，第一nmos管(N1)的栅极接复位使能电路(I)中的第二与门(5)的输出端，第三pmos管(P3)的栅极和第四nmos管(N4)的栅极相连，并连接到第二pmos管(P2)和第一nmos管(N1)的连接点(M1)上，第四pmos管(P4)的栅极接复位使能电路(I)中的第二与门(5)的输出端，第三nmos管(N3)的栅极接复位使能电路(I)中的反相器(6)的输出端，第四pmos管(P4)与第三nmos管(N3)的连接点(M2)连接到各自单元的第二输出端(R)，第一单元的第五nmos管(N5)的源极接电源(VDD)，漏极接第一单元的第一输出端(T)，栅极接复位使能电路(I)中的第一与门(3)的输出端，第二～八单元的第五nmos管(N5)的源极接地(GND)，漏极接各自单元的第一输出端(T)，栅极接复位使能电路(I)中的第一与门(3)的输出端，八个传输门(TR1～TR8)分别由一个pmos管和一个nmos管并联而成，各个传输门中nmos管的栅极分别与第一～八单元的第一输出端(T)连接，各个pmos管的栅极分别与第一～八单元的反相器(V1)的输出端连接，各个传输门的输入端分别与并行数据输入端(D1～D8)相连接，各个传输门的输出端都连接到并串转换主体电路(II)中的D触发器(DF)的数据输入端(D)上，该D触发器(DF)的数据输出端(Q)接串行数据输出端(di)，时钟端(CLK)接复位使能电路(I)中的第二与门(5)的输出端。