[实用新型]高速电流模式逻辑电路芯片无效
| 申请号： | 200420040157.9 | 申请日： | 2004-04-22 |
| 公开（公告）号： | CN2697951Y | 公开（公告）日： | 2005-05-04 |
| 发明（设计）人： | 徐平 | 申请（专利权）人： | 厦门优迅高速芯片有限公司;徐平 |
| 主分类号： | H03K19/0944 | 分类号： | H03K19/0944 |
| 代理公司： | 厦门市首创君合专利事务所有限公司 | 代理人： | 张松亭 |
| 地址： | 361005福建省*** | 国省代码： | 福建;35 |
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| 摘要： | 本实用新型公开了一种高速电流模式逻辑电路(CML)芯片，该芯片的电路部分具有改进的偏置电路和逻辑部分。改进的偏置电路包含一个MOS晶体管对，其中一个晶体管的沟道宽长比为(Wp/Lp)，而另一个晶体管的沟道宽长比则为(Wp/Lp)/n，其中1＜n＜4。这样的一个晶体管对使偏置电路的第三MOS晶体管只能工作在三极管区内。CML电路的逻辑部分具有多对用来接收差分输入信号的输入MOS晶体管，逻辑电路部分具有只工作在三极管区的负载MOS晶体管。 | ||
| 搜索关键词： | 高速 电流 模式 逻辑电路 芯片 | ||
【主权项】：
1、一种逻辑电路芯片，芯片的电路部分包括一个偏置电路和一个逻辑部分，其特征在于：所述的偏置电路具有一个第一MOS晶体管对和一个第三MOS晶体管，其中所述第一MOS晶体管对中的一个晶体管的沟道宽长比为(Wp/Lp)，而另一个晶体管的则为(Wp/Lp)/n，其中1＜n＜4；所述逻辑部分具有多个输入MOS晶体管对和多个负载MOS晶体管，每个负载MOS晶体管分别与各个输入MOS晶体管对相连，所述偏置电路使每个负载MOS晶体管都工作在三极管区内。
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