[实用新型]基于可编程逻辑器件的短时间间隔测量器

摘要

本实用新型涉及一种基于可编程逻辑器件(CPLD)的时间间隔测量器，由可编程逻辑器件CPLD和单片机相连接构成，可编程逻辑器件CPLD的内部电路主要包括鉴相模块、同步器、计数模块、延时模块、锁存模块以及自校准模块等，以完成对标准频率的计数、延时链的构成、延时状态的锁存以及延时单元单位延迟时间的自校准；单片机用于对该可编程逻辑器件CPLD进行逻辑和时序上的控制，并从该可编程逻辑器件CPLD的数据端口读取计数值以及延时状态，得出待测的时间间隔值，并将该值存储及驱动显示。可对一定范围内的时间间隔进行高精度的测量，并且抗干扰能力强，能彻底消除±1个字的计数误差，结构简单，响应速度快，开发方便，容易升级，适应性强，接口简单。

主权项

1.一种基于可编程逻辑器件的短时间间隔测量器，由可编程逻辑器件CPLD和单片机相连接构成，其特征在于：该可编程逻辑器件CPLD的内部电路主要包括鉴相模块、同步器、计数模块、延时模块、锁存模块以及自校准模块，鉴相器将开始信号start和结束信号stop进行处理形成闸门(B)，该闸门前沿和闸门后沿分别送入延时模块(C)和延时模块(D)，进行短时间的计数，产生确定的短时间信号，再送入锁存模块(F)和锁存模块(E)进行锁存保留，最后送入cpu总线进行处理；同步器将标准频率和闸门(B)信号同步，产生一个与闸门(B)信号同步的标准频率，用来形成填充信号，即闸门(A)信号，再通过计数模块将产生的计数值，送入cpu总线进行处理；自校准模块根据一个标频周期的时间间隔所对应的延时单元的个数，实时校准单个延时单元的延时时间，将校准后的延时时间送入cpu总线进行处理；该单片机与可编程逻辑器件CPLD连接，并对可编程逻辑器件进行逻辑和时序上的控制，从可编程逻辑器件CPLD的数据端口读取计数值以及延时状态，得出待测的时间间隔值。