[发明专利]处理器阵列无效
| 申请号： | 200480007220.1 | 申请日： | 2004-01-26 |
| 公开（公告）号： | CN1761954A | 公开（公告）日： | 2006-04-19 |
| 发明（设计）人： | J·M·诺兰 | 申请（专利权）人： | 皮科芯片设计有限公司 |
| 主分类号： | G06F15/80 | 分类号： | G06F15/80 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 王岳;梁永 |
| 地址： | 英国*** | 国省代码： | 英国;GB |
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| 摘要： | 披露了一种处理器阵列，实现大致恒定的等待时间。适于在与最远阵列元件相距的距离上进行通信流水线化，同时故意使与较近阵列元件的通信过流水线化(over－pipelined)，从而使所有端点元件的等待时间为相同数量的时钟周期。该处理器阵列具有多个主总线，各主总线与主总线驱动器相连，并且每个主总线上具有相应的多个主总线节点；与所述主总线节点相连的相应的多个次总线；多个处理器元件，每个处理器元件与一个次总线相连；以及与主总线节点有关的延迟元件，用于将与连接不同次总线的处理器元件的通信延迟不同的量，以便在所述处理器元件的操作之间实现一定程度的同步。 | ||
| 搜索关键词： | 处理器 阵列 | ||
【主权项】：
1.一种处理器阵列，包括：多个主总线，各主总线与一个主总线驱动器相连，并且每个主总线上具有相应的多个主总线节点；与所述主总线节点连接的相应多个次总线；分别与一个次总线连接的多个处理器元件；以及与主总线节点有关的延迟元件，用于将与不同次总线连接的处理器元件的通信延迟不同的量，以便在所述处理器元件的操作之间实现一定程度的同步。
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