[发明专利]减少内存单元及相关结构的短沟道效应的方法

摘要

根据一例示实施例，一种制造浮动栅极内存阵列的方法，包括从位于衬底(258、358)中的隔离区(110)中移除(404)介电材料以暴露沟槽(128、228)的步骤，该沟槽(128、228)位于第一源极区(116、216、316)以及第二源极区(118、218)之间，该沟槽(128、228)界定在该衬底(258、358)中的侧壁(150、250)。该方法进一步包括植入(406)N型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)以及该沟槽(128、228)的侧壁(150、250)中的步骤，该N型掺杂物形成N+型区域(252、352)。该方法进一步包括植入(408)P型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)、以及该沟槽(128、228)的侧壁(150、250)中的步骤，该P型掺杂物形成P型区域(256、356)，且该P型区域(256、356)系位于该N+型区域(252、352)的下方。

主权项

1.一种制造浮动栅极内存阵列的方法，该方法包括下列步骤：从位于衬底(258、358)的隔离区(110)中移除(404)介电材料以暴露沟槽(128、228)，该沟槽位于第一源极区(116、216、316)以及第二源极区(118、218)之间，该沟槽(128、228)界定该衬底(258，358)中的侧壁(150、250)；植入(406)N型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)以及该侧壁(150、250)中，该N型掺杂物形成N+型区域(252、352)；以及植入(408)P型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)、以及该侧壁(150、250)中，该P型掺杂物形成P型区域(256、356)，而该P型区域(256、356)位于该N+型区域(252、352)下方；其中，该P型掺杂物并未植入于漏极区(122、322)中，该漏极区(122、322)藉由字线(102、302)与该第一源极区(116、216、316)间隔开。