[发明专利]带有多路复用存储器的数据处理电路

摘要

一种数据处理设备，它包含几个处理电路，每一处理电路在其周期时钟信号的控制下进行工作，从而该时钟信号可以具有不同的频率，并且/或者可以是自动的。几个处理电路中的每一个都具有输出存储器访问请求的输出端，每一请求保持在由特定处理器的时钟信号所限定的有效性持续时间间隔的输出处。多路复用电路将这些访问请求多路复用到某一存储器。存储器在它可以接受前一访问请求的接受之后的访问请求之前需要一个最小存储器重复周期。处理电路的时钟周期长于最小存储器重复周期。定时电路选择接受来自第一数据处理电路的每一特定访问请求的接受时间点。接受该特定请求的时间点总是在提出该特定访问请求的有效性持续时间间隔内。定时电路改变有效性持续时间间隔中接受时间点的位置，从而使位置延迟，以留有先前接受来自另一处理器的访问请求的余地。随后，在应用来自第一数据处理电路的顺序访问请求期间，采用顺序的步骤，使该位置移动回到该有效性持续时间间隔的起始点。

主权项

1.一种数据处理设备，它包含：-第一和第二数据处理电路(10a，b)，每一处理电路具有输出存储器访问请求的输出端，至少所述第一数据处理电路(10a)在各有效性持续时间间隔期间都输出各访问请求；-多路复用电路(14)，具有与所述第一和第二数据处理电路(10a，b)的输出端耦合的输入端；-存储器电路(16，18)，它具有顺序从所述多路复用电路(14)的输出接受所述访问请求的输入端，每一访问请求至少是在接受到前一访问请求之后的最小存储器重复周期以后；与所述第一和第二数据处理电路(10a，b)和所述存储器电路(16，18)耦合并且设置用于进行第一和第二处理电路(10a，b)的时间操作的定时电路(11a，b，12，15)，每一处理电路实质上成周期性，从而所述有效性持续时间间隔实质上成周期性并具有与比最小周期性重复周期更长的周期，所述定时电路(11a，b，12，15)设置成选择接受时间点，在这些时间点处，在作出特定访问请求的所述有效性持续时间间隔内接受来自所述第一数据处理电路(10a)的每一特定的访问请求，所述定时电路(11a，b，12，15)改变有效性持续时间间隔中接受时间点的位置，从而在该有效性持续时间间隔内使该位置延迟，使得留有余地用于先前接受的从第二数据处理电路(10b)由多路复用电路传送的访问请求，并且在后续的有效性周期内应用来自所述第一数据处理电路的顺序访问请求期间，以顺序的步骤使位置移动到所述有效性持续时间间隔的开头。