[发明专利]解码器电路无效
| 申请号： | 200480022932.0 | 申请日： | 2004-08-05 |
| 公开（公告）号： | CN1836222A | 公开（公告）日： | 2006-09-20 |
| 发明（设计）人： | R·P·克莱霍尔斯特;V·E·S·范迪克;A·K·纽兰 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 杨生平;王勇 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 一种例如双轨解码器的解码器电路从通信总线端(未示出)接收输入信号(43)。使用(异或门45、47和49)来在数据线路(D0，D1，D2，D3)上计算奇偶性。在异或门(55)中把所计算的数据奇偶信号(51)与所发送的奇偶信号(53)(作为“进位”示出)相比较。不是把控制信号(57)从异或门(55)直接连接到多路复用器(590，591，592，593)，作为替代把所述控制信号(57)连接到门电路(71)。例如与门之类的门电路(71)接收控制信号(57)作为第一输入信号。门电路(71)还接收采用门控制信号(73)形式的第二输入信号。门控制信号(73)被延迟预定量，例如对应于最坏情况下输入数据信号(43)中信号的延迟。因而，门控制信号(73)并不控制门电路直到所有数据信号有效，即直到在数据信号(43)上出现最后转变，由此防止假信号并且降低所述解码器电路中的功率消耗。 | ||
| 搜索关键词： | 解码器 电路 | ||
【主权项】：
1.一种用于通信总线的解码器电路，所述解码器电路从所述通信总线接收多个数据信号，所述数据信号可以在不同的时间被接收，其中所述解码器电路包括：校正电路，用于校正一个或多个输入信号；用于控制所述校正电路的控制信号；门电路，所述门电路布置在控制信号的路径中；和门控制信号，用于控制所述门电路以致阻塞用于控制所述校正电路的控制信号直到预定时间。
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