[发明专利]△－Σ型分数分频PLL频率合成器

摘要

本发明的目的在于降低Δ－∑型分数分频PLL频率合成器的寄生。作为所述Δ－∑型分数分频PLL频率合成器的结构，设置第1和第2L值累加器(31、30)，利用加法器(29)求出第1和第2L值累加器(31、30)的溢出信号(16、17)的差值，利用加法器(29)的输出信号切换可使分频比在M、M+1、M－1之间切换的可变分频器(2)的分频比。由此，可以将由于第1和第2L值累加器(31、30)的动作噪声而引起的寄生的频率向比现有技术高的频率成分移动，并利用环路滤波器(低通滤波器)(5)将该频率成分除去。

主权项

1.一种Δ-Σ型分数分频PLL频率合成器，其特征在于，包括：压控振荡器；分频比可在M、M+1、M-1之间切换并对所述压控振荡器的输出信号进行分频的可变分频器，其中M是正整数；对所述可变分频器的输出信号和基准信号进行相位比较的相位比较器；将所述相位比较器的输出信号平滑后再施加给所述压控振荡器的滤波器；对值K1进行累加的第1L值累加器，其中K1是整数，L是正整数；对值K2进行累加的第2L值累加器，其中K2是整数；以及从所述第1L值累加器的溢出信号中减去所述第2L值累加器的溢出信号的第1加法器，所述值K1和K2满足K1-K2＝K，且设定为绝对值比值K大的值，所述第1加法器的输出信号作为分频比切换信号施加给所述可变分频器，由此，当所述第1加法器的输出信号为零时，所述可变分频器的分频比设定为M，当所述第1加法器的输出信号为正值时，所述可变分频器的分频比设定为(M+1)，当所述第1加法器的输出信号为负值时，所述可变分频器的分频比设定为(M-1)，其中K是整数。