[发明专利]锁相环(PLL)电路及其相位同步方法与动作分析方法

摘要

锁相环(PLL)电路中设有：相位比较器2，作了基准时钟信号和比较时钟信号的相位比较后的相位比较信号具有高电压(以下记为H)电平、低电压(以下记为L)电平及基准电平等3值输出，以对应于检测出的相位差的时间宽度输出H或L电平信号，无相位差时输出基准电平信号；电平移动器3，使来自相位比较器2的相位比较信号的波形保持为矩形；电压控制振荡器(VCO)4，输入H电平信号来使相位提前，输入L电平信号来使相位推后；分频器5，将从VCO输出的振荡时钟脉冲分频并作为比较时钟信号。

主权项

1.一种锁相环(PLL)电路，其特征在于设有：相位比较器，输入基准时钟信号和比较时钟信号，比较基准时钟信号与比较时钟信号的相位，根据相位差生成并输出具有3个电压电平的矩形波信号；电平移动器，输入从相位比较器输出的矩形波信号，移动矩形波信号的电压电平，输出使该电压电平移动后的矩形波信号；电压控制器(VCO)，输入从电平移动器输出的矩形波信号，输出其频率对应于该矩形波信号的电压电平的时钟信号；以及分频器，将从VCO输出的时钟信号被N分频(N为自然数)后的信号作为比较信号，反馈至所述相位比较器。