[发明专利]高速低时钟信号摆幅条件预充CMOS触发器

摘要

高速低时钟信号摆幅条件预充CMOS触发器，属于CMOS触发器技术领域，其特征在于：它把SAFF_CP条件预充结构的低电压摆幅时钟信号驱动的触发电路中第一级锁存器内全部的PMOS管的衬底直接连接到电源端，再在省去第一级锁存器中唯一的一个栅极接同一个电源端的NMOS管的同时，去除漏极并接的两个NMOS管，使得一个衬底和源极都接地的NMOS管的漏极同时与剩下的两个NMOS管的漏极相连，最后把第一级锁存器的两个互补输出端分别连接到两个相互独立并具有相同电路参数的单时钟相位锁存器。在相同的测试条件下，比SAFF_CP触发器电路节省高达25％的能耗，且电路结构简化、面积小、延时特性等其他性能有明显改进。

主权项

1.高速低时钟信号摆幅条件预充CMOS触发器，其特征在于，它含有：第一级锁存器，它包含：第一或逻辑电路，它由两个其漏极并联后作为所述逻辑电路的输出端的NMOS管组成，其中，一个NMOS管的源极接时钟信号CLK，栅极接数据信号Db；另一个NMOS管的源极和栅极同时接另一个数据信号D；这两个NMOS管的衬底都接地；第二或逻辑电路，它由另外两个其漏极并联后作为所述逻辑电路的输出端的NMOS管组成，其中，一个NMOS管的源极接上述同一个时钟信号CLK，栅极接上述同一个数据信号D；而另一个NMOS管的源极和栅极都同时接上述同一个数据信号Db，所述NMOS管的栅极反向经过一个反相器和第一或逻辑电路的D信号端相连；这两个NMOS管的衬底都接地；第一个PMOS管并联电路，它由两个其源极并联后接电源端的PMOS管并联而成，其中，第一个PMOS管的栅极接上述第一或逻辑电路的输出端；这两个PMOS管的衬底都接上述同一个电源端；第一个NMOS管，它的衬底接地，而栅极与上述第一个PMOS管并联电路中的第二个PMOS管的栅极相连后作为所述第一级锁存器的第二个输出端，用Y表示，所述第一个NMOS管的源极则和上述第一个PMOS管并联电路的另一个并联节点相连后作为所述第一级锁存器的第一个输出端，用X表示；第二个PMOS管并联电路，它由另外两个其源极并联后接上述同一个电源端的PMOS管并联而成，其中，第一个PMOS管的栅极接上述第二或逻辑电路的输出端，两个PMOS管的衬底都接上述同一个电源端；第二个NMOS管，它的衬底接地，而栅极与上述第二个PMOS管并联电路中的第二个PMOS管的栅极相连后再与上述用X表示的第一级锁存器的第一个输出端相连；所述第二个NMOS管的源极与上述第二个PMOS并联电路的另一个并联端相连后再与上述用Y表示的第一级锁存器的第二个输出端相连；另一个源极和衬底都接地的NMOS管，它的栅极接上述同一个时钟信号CLK，它的漏极同时与上述第一、第二两个NMOS管的漏极相连；第二级锁存器，它由第一、第二两个相互独立并具有相同电路参数的单时钟相位锁存器并联后再一端接上述同一个电源端而另一端共同接地后构成，其中，每一个单时钟相位锁存器依次由一个PMOS管、一个NMOS管和另一个NMOS管相串联构成，所有两个PMOS管的衬底直接连接上述同一个电源端，所有4个NMOS管的衬底都接地；其中第二个单时钟相位锁存器中的一个PMOS管的栅极和该单时钟相位锁存器中所述另一个NMOS管的栅极相连后接上述第一级锁存器的第一个输出端，该单时钟相位锁存器中位于串联电路中间的一个NMOS管的源极接一个反相器，该反相器的输出端即为上述触发器的输出端，用Qb表示；其中，第一单时钟相位锁存器中的一个PMOS管的栅极和该单时钟相位锁存器中的所述另一个NMOS管的栅极相连后接上述第一级锁存器的第二个输出端Y，该第一个单时钟相位锁存器中的位于串联电路中间的一个NMOS管的源极接另一个反相器，该反相器的输出端是上述触发器的输出端，表示为Q；上述第一、第二两个单时钟相位锁存器中的两个位于各自串联电路中间的NMOS管的栅极都接上述同一个时钟信号CLK。