[发明专利]10G网络性能测试系统并行流调度方法

摘要

10G网络性能测试系统并行流调度方法属于网络性能测试技术领域，其特征在于：它在由监控机、测试仪主板和被测设备组成的测试系统中，监控机依次通过初始化、计算每条流在一个时间片内发送的字节数、每条流每帧的发送时刻，根据每条流在一个时间片内发送的帧数形成流序列链表各步骤生成流序列信息并把它发送到测试仪主板；然后再由用FPGA构成的硬件逻辑中的互相串接的CPU接口电路、流序列信息存储器、流序列生成电路、流序列缓存存储器、流生成和发送电路完成发送任务。它适用于高速端口的测试仪，而且易于实时调度。

主权项

1、10G网络性能测试系统并行流调度方法，其特征在于，它是在由监控机、测试仪主板和被测设备依次连接的系统上实现的，所述的10G网络性能测试系统并行流调度方法依次由以下步骤组成：步骤1：流序列的生成，所述监控机软件根据用户配置的待发送流的属性生成一个由多个流片组成的流序列，每个流片包含了测试仪主板需要依次发送的流的类型、流号和一次要发送的IP报文的个数，即发送帧数，所述的类型分为SEND即发送流片，以及IDLE即空流片，或者是测试仪主板处于空闲状态的时钟节拍数；所述流序列的生成步骤依次含有以下各子步骤：步骤1-1：监控机响应用户的流发送命令，依次进行下述初始化操作：清空发送流表，该流表的作用是保存当前该端口需要发送的流信息，所述端口是指监控机用户所选择的测试端口；清空流序列缓冲区，该缓冲区的作用是保存上一次流发送的流序列；监控机把本次要发送的几条流的流号存储到所述发送流表中；监控机根据从流表中读取的流号，到监控机的流配置数据结构中读取每条流的消息，其中包括流的带宽、突发长度、每个帧的帧长，对于均匀流，突发长度为1；监控机从内存中读取预存的测试端口在一个时钟节拍内允许发送的字节数BT；步骤1-2：监控机计算第i条流在一个时间片内发送的帧的个数，用Pi’表示，所述的时间片是指发送1000个帧的时间：${P_i}^{\prime }=\frac{\frac{{\mathrm{PER}}_i}{{\mathrm{PL}}_i}}{\underset{i=1}{\overset{n}{\Sigma }}\frac{{\mathrm{PER}}_i}{{\mathrm{PL}}_i}}·1000$ 其中，PERi为第i条流的带宽；PLi为第i条流需要发送的帧的字节数；PLi＝li·ki，li为第i条流每帧的帧长，ki为第i条流突发长度；步骤1-3：调整Pi’的值若$\frac{\max \left\{{P_i}^{\prime }\right\}}{\min \left\{{P_i}^{\prime }\right\}}\le 500,$ 则执行步骤1-4，否则，按以下各子步骤执行：步骤1-3-1：计算每条流的平均帧数Pth；Pth＝1000/n步骤1-3-2：对于Pi’＞Pth的流i，计算流i相对Pth的倍数：使得在发送第i条流时，一次要发送PLi＝li·ki个字节，其中，ki＝ki·ki’；对于Pi’≤Pth的流i，ki’＝1；步骤1-3-3：转入步骤1-2，重复计算第i条流在一个时间片内发送帧的个数Pi’；步骤1-4：监控机计算每流每帧的发送时刻第i流第j个帧的发送时刻为tji：$t_j^i=\frac{j}{\mathrm{BT}·\frac{{\mathrm{PER}}_i}{{\mathrm{PL}}_i}},0\le j\le P_i\text{'},1\le i\le n;$ 步骤1-5：监控机模拟流调度并生成流序列：步骤1-5-1：监控机根据第i条流在一个时间片内发送的帧的个数Pi’分配流序列链表：其中，是流片数组的实际长度，每个流片的字节数为4；步骤1-5-2：模拟流调度，令当前时刻t＝0，流序列链表指针指向头部；步骤1-5-3：遍历每一个流第一个要发送的帧，检查发送时刻tji小于等于t的帧，然后再在所有这样的帧所属的流中选择要发送的帧的字节数PLi最长的流，然后该流的包括类型、流号i、发送帧个数k在内的信息填写链表所指向的流片，并把t增加一个发送该帧所需的节拍数；接着向后移动指针指向下一个流片；若所有的流中没有发送时刻tji小于等于t的，表明没有需要发送的流，则在流序列链表中插入一个空流片，节拍数是t减去当前最小的tji的值；步骤1-5-4：对于余下的未发送帧，重复步骤1-5-3，直到每一条流的每一个帧都发送完成；步骤1-6：遍历流序列链表，把相邻的两个类型都为SEND且流号相同的流合并；步骤1-7：监控机把生成的流序列链表，封装成一个消息，通过监控机的消息通讯模块发送给测试仪主板；步骤1-8：测试仪主板软件收到监控机发来的“开始”消息后，把流序列发送到下述硬件中的发送电路，同时对硬件中的CPU接口电路内的流发送寄存器置“1”；步骤2：硬件逻辑发送，所述硬件是一个用现场可编程逻辑门阵列，即FPGA组成的发送电路组件，该组件依次从收到的流序列中取出每一个要发送的流片，完成调度发送，所述步骤2依次含有以下步骤：步骤2-1：该组件把流序列信息存储在其内的流序列信息存储器内；步骤2-2：该组件内的流序列生成电路读取流序列信息存储器内的所有数据，转换成以FIFO即先进先出队列为数据结构的流序列，并把所述流序列存储在流序列缓存存储器；步骤2-3：该组件内的流生成和发送电路检查CPU接口电路收到该组件内的CPU接口电路发来的“开始”信息后，从流序列缓存存储器中取出第一个流片的内容，读取流号和发送的帧数，生成一个帧，再逐次把所有要发送的帧发送出去；步骤2-4：把步骤2-3读取的流片重新放在流序列缓存存储器中，成为所述FIFO最后一项，重复步骤2-3。