[发明专利]带有扫描测试功能基于条件预充结构的D触发器

摘要

带有扫描测试功能且基于条件预充结构的D触发器属于D触发器技术领域，其特征在于：本发明由测试功能端的控制电路、第一、第二两级锁存器依次串连组成。所述控制电路用传输门作为前级的控制逻辑，简化了结构，对延时和功耗的影响也较小；第一级锁存器采用由输入数据信号控制的条件预充电路，降低了触发器的功耗；第二级锁存器由两个独立的具有相同电路参数的单时钟相位锁存器构成，以实现输出端上升沿延时和下降沿延时的基本对称；而且两个锁存器输出端之间接了两个首尾相接的反相器作为保持器，以实现时钟信号处于低电平时输出端电位保持确定值。相应的还提出了具有异步置、复位以及同步复位功能的四种电路。

主权项

1.带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述的D触发器是上升沿触发的，该D触发器含有：第一级锁存器，包括：第1“或”逻辑电路，含有两个NMOS管，分别用(MN8)、(MN9)表示，该两个NMOS管的漏极相连，衬底相连后接地，该(MN8)管的栅极接输入数据信号Db，源极接时钟信号CLK；该(MN9)管的栅极和源极都接另一输入数据信号DI；第2“或”逻辑电路，含有两个NMOS管，分别记为(MN10)、(MN11)，该(MN10)管的栅极接输入数据信号DI，源极接时钟信号CLK；该(MN11)管的栅极和漏极都接另一个输入数据信号Db；第1PMOS管，记为(MP1)，所述第1“或”逻辑电路中的时钟信号CLK和输入数据信号DI组成“或”逻辑并经所述(MN9)管的漏极和该(MP1)管的栅极相连；该(MP1)管的源极和衬底相连后接电源电压VDD；第2PMOS管，记为(MP2)，所述第2“或”逻辑电路中的时钟信号CLK和输入数据信号Db组成“或”逻辑并经该(MN11)管的漏极和所述(MP2)管的栅极相连，而该(MP2)管的源极和衬底相连后接电源电压VDD；第3PMOS管，记为(MP3)，该(MP3)管的源极和衬底相连后接电源电压VDD；第4PMOS管，记为(MP4)，该(MP4)管的源极和衬底相连后接电源电压VDD；第6NMOS管，记为(MN6)，该(MN6)管的源极同时和所述(MP1)管和(MP3)管的漏极、(MP4)管的栅极相连，所述连接点记为节点SALATCH_N；所述(MN6)管的栅极同时和所述(MP3)管的栅极、(MP4)管和(MP2)管的漏极相连，所构成的连接点记为节点SALATCH_P；所述(MN6)管的衬底接地；第7NMOS管，记为(MN7)，该(MN7)管的源极和所述节点SALATCH_P相连；该(MN7)管的栅极和所述节点SALATCH_N相连；该(MN7)管的衬底接地；第2NMOS管，记为(MN2)，该(MN2)管的源极和所述(MN6)管的漏极相连，该(MN2)管的衬底接地；第3NMOS管，记为(MN3)，该(MN3)管的源极和所述(MN7)管的漏极相连；该MN3管衬底接地；第1反相器，记为(φ1)，该反相器(φ1)的输入端和所述(MN2)管的栅极相连并且接输入数据信号DI；该反相器(φ1)的输出端输出的是所述输入数据信号Db，所述信号Db 被送入所述(MN3)管；第1NMOS管，记为(MN1)，该(MN1)管的源极同时和所述(MN2)管和(MN3)管的漏极相连；该(MN1)管的漏极和衬底同时接地；第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有：第5PMOS管，记为(MP5)，该(MP5)管的栅极接所述的节点SALATCH_P；该(MP5)管的源极接电源电压VDD；第6PMOS管，记为(MP6)，该(MP6)管的栅极和所述节点SALATCH_N相连；该(MP6)的源极接电源电压VDD；第2反相器和第3反相器，分别记为(φ2)和(φ3)，所述反相器(φ2)和(φ3)反相并接；第12NMOS管，记为(MN12)，该(MN12)管的栅极和所述节点SALATCH_P相连；该(MN12)管的源极同时和所述(MP5)管的漏极、反相器(φ2)的输入端、反相器(φ3)的输出端相连，该连接点记为节点QI；该(MN12)管的衬底接地；第13NMOS管，记为(MN13)，该(MN13)管的栅极接所述节点SALATCH_N；该(MN13)管的源极同时接所述(MN6)管的漏极、反相器(φ2)的输出端和反相器(φ3)的输入端，该连接点记为节点QNI；该(MN13)管的衬底接地；第4NMOS管，记为(MN4)，该(MN4)管的源极接所述(MN12)管的漏极；所述(MN4)管的栅极接时钟信号CLK；该(MN4)管的漏极和衬底都接地；第5NMOS管，记为(MN5)，该(MN5)管的源极接所述(MN13)管的漏极；该(MN5)管的栅极接时钟信号CLK；该(MN5)管的漏极和衬底都接地；第4反相器，记为(φ4)，该反相器(φ4)的输入端接所述节点QNI，输出为所述D触发器的输出Qb信号；第5反相器，记为(φ5)，该反相器(φ5)的输入端接所述节点QI，输出为所述D触发器的另一个输出信号Q；测试功能端的控制电路，包括：由一个PMOS管和一个NMOS管组成的第1CMOS传输门，记为(XD)，所述CMOS传输门中，所述PMOS管和所述NMOS管的源极相连后接输入信号D；所述PMOS管的衬底接电源电压VDD，所述NMOS管的衬底接地；由一个PMOS管和一个NMOS管组成的第2CMOS传输门，记为(XTI)，所述CMOS传输门中，所述PMOS管和所述NMOS管的源极相连后接测试信号TI；所述PMOS管的衬底接电源电压VDD，所述NMOS管的衬底接地；第6反相器，记为XTE，该反相器XTE的输出端同时和所述第1CMOS传输门(XD)中的NMOS管的栅极以及所述第2CMOS传输门(XTI)中的PMOS管的栅极相连；该反相器的输入端同时和所述第1CMOS传输门(XD)中PMOS管的栅极以及所述第2CMOS传输门(XTI)中NMOS管的栅极相接后接测试的控制信号TE；所述测试功能端的控制电路中，所述第1、第2两个CMOS传输门的漏极相连后构成所述控制电路的输出端，向第一、二两级锁存器输出所述输入数据信号DI。