[发明专利]同步扫描使能条件预充CMOS触发器

摘要

同步扫描使能条件预冲CMOS触发器属于扫描和使能触发器领域，其特征在于，本发明是在现有的条件预冲结构和低电压摆幅时钟信号驱动的触发器上，对第一级锁存器在结构上作了简化，减少了一个额外的高压电源，在第二级锁存器用两个独立的电路参数相同单时钟相位锁存器组成，保证了输出波形对称，同时还加了一个有使能控制和扫描测试功能的扫描控制电路。同时提出了单端输出和同步复位两种变形结构的CMOS触发器。在相同测试条件下，本发明可节省高于30％的功耗，而且电路面积较小，电路延时性能也得到明显改善。

主权项

1.同步扫描使能条件预冲CMOS触发器属于扫描和使能触发器领域，其特征在于，它含有：第一级锁存器，包含第1“或”逻辑电路，第2“或”逻辑电路，第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管，第6NMOS管，第7NMOS管，第2NMOS管，第3NMOS管，第1反相器以及第1NMOS管，其中：第1“或”逻辑电路，包含有两个衬底互连后接地的NMOS管，分别记为(MN8)、(MN9)管，所述(MN9)管的栅、源两极同接来自于输入数据信号D的一个中间信号DI；该(MN8)管的源极接时钟信号CLK，栅极接所述信号DI的反相信号Db；第2“或”逻辑电路，包含有两个衬底互连后接地的NMOS管，分别记为(MN10)、(MN11)管，所述(MN11)管的源栅两极同接所述信号Db；所述(MN10)管的源极接所述时钟信号CLK，而栅极接所述信号DI；第1PMOS管，记为(MP1)管，该管的源极和衬底共同接电源电压VDD，而栅极则与第1“或”逻辑电路中所述(MN8)和(MN9)管的漏极相连；第2PMOS管，记为(MP2)管，该管的源极和衬底相连后接电源电压VDD，而栅极则与第2“或”逻辑电路中所述(MN10)和(MN11)管的漏极相连；第3PMOS管，记为(MP3)管，该管的源极和衬底共同接电源电压VDD；第4PMOS管，记为(MP4)管，该管的源极和衬底共同接电源电压VDD；第6NMOS管，记为(MN6)管，该管的源极同时和所述第1PMOS管(MP1)管和第3PMOS管(MP3)管的漏极、第4PMOS管(MP4)管的栅极相连，构成所述第一级锁存器的互补输出节点，记为(X)节点；所述第6NMOS管(MN6)管的栅极同时和所述第2PMOS管(MP2)和第4PMOS管(MP4)管的漏极、第3PMOS管(MP3)管的栅极相连，构成所述第一级锁存器的另一个互补输出节点，记为(Y)节点；所述第6NMOS管(MN6)管的衬底接地；第7NMOS管，记为(MN7)管，该管的源极和所述节点(Y)相连，栅极和所述节点(X)相连，衬底接地；第2NMOS管，记为(MN2)管，该管的源极和所述第6NMOS管(MN6)管的漏极相连，衬底接地；第3NMOS管，记为(MN3)管，该管的源极和所述第7NMOS管(MN7)管的漏极相连，衬底接地；第1反相器，记为(Φ1)，该反相器的输入端接所述第2NMOS管(MN2)管的栅极后再连接所述信号DI，而该反相器的输出端连接所述第3NMOS管(MN3)管的栅极，提供所述信号Db；第1NMOS管，记为(MN1)管，该管的源极同时和所述第2NMOS管(MN2)管和第3NMOS管(MN3)管的漏极相连，栅极接所述信号CLK，漏极和衬底都接地；第二级锁存器，含有两个具有相同电器参数的单时钟相位锁存器、输出反相器以及电位保持电路，现分述如下：第一单时钟相位锁存器，含有第5PMOS管，第4NMOS管以及第12NMOS管，其中：第5PMOS管，记为(MP5)管，该管的栅极接所述的节点(Y)，衬底和源极相连后接电源电压VDD；第4NMOS管，记为(MN4)管，该管的栅极接所述的节点(Y)，源极接所述第5PMOS管(MP5)管的漏极，衬底接地；第12NMOS管，记为(MN12)管，该管的栅极接所述信号CLK，源极接所述第4NMOS管(MN4)管的漏极，衬底接地；第二单时钟相位锁存器，含有第6PMOS管，第5NMOS管以及第13NMOS管，其中：第6PMOS管，记为(MP6)管，该管的栅极接所述节点(X)，衬底和源极相连后接电源电压VDD；第5NMOS管，记为(MN5)管，该管的栅极接所述的节点(X)，源极接所述第6PMOS管(MP6)管的漏极，衬底接地；第13NMOS管，记为(MN13)管，该管的栅极接所述信号CLK，源极接所述第5NMOS管(MN5)管的漏极，衬底接地；电位保持单元，由两个反相器(Φ2)、(Φ3)经过首尾并接而成，所述反相器(Φ2)的输出端与所述反相器(Φ3)的输入端、所述第4NMOS管(MN4)管的源极相连；所述反相器(Φ3)的输出端与所述反相器(Φ2)的输入端、第5NMOS管(MN5)管的源极相连；两个输出反相器分别记为(Φ4)、(Φ5)，所述反相器(Φ4)的输出端与所述反相器(Φ3)的输出端即(QNI)节点相连，而所述反相器(Φ4)则输出所述触发器的Qb输出信号；所述反相器(Φ5)的输出端与所述反相器(Φ2)的输出端即(QI)节点相连，而所述反相器(Φ5)则输出所述触发器的Q输出信号；扫描控制电路，含有使能控制电路和扫描测试电路，其中：使能控制电路，含有第1CMOS传输门，第2CMOS传输门以及第6反向器，其中：第1CMOS传输门，记为(EPM1)，含有一个PMOS管和一个NMOS管，所述两管的源极相连后接所述节点(QNI)，而漏极相连后作为所述第1CMOS传输门的输出端；第2CMOS传输门，记为(EPM2)，含有一个NMOS管和一个PMOS管，所述两管的源极相连后接所述输入数据信号D，而漏极相连后作为所述第2CMOS传输门的输出端；所述第1CMOS传输门和第2CMOS传输门的两个输出端相连后即成为所述的控制电路的输出端；第6反向器，记为(Φ6)，该反相器(Φ6)的输出端同时与第1CMOS传输门中NMOS管的栅极以及第2CMOS传输门中PMOS管的栅极相连，所述反相器(Φ6)的输入端同时与所述第1CMOS传输门中PMOS管的栅极以及第2CMOS传输门中NMOS管的栅极相连后接使能控制信号E；扫描测试电路，含有第3CMOS传输门，第4CMOS传输门以及第7反向器，其中：第3CMOS传输门，记为(TEPM1)，含有一个PMOS管和一个NMOS管，所述两管的源极相连后接所述使能控制电路的输出端，而漏极相连后成为所述第3CMOS传输门的输出端；第4CMOS传输门，记为(TEPM2)，含有一个PMOS管和一个NMOS管，所述两管的源极相连后接扫描测试信号TI，而漏极相连后成为所述第4CMOS传输门的输出端；再把所述第3、第4两个CMOS传输门的输出端相连成为所述扫描测试电路的输出端即所述信号DI的输出端；第7反相器，记为(Φ7)，该反相器(Φ7)的输出端同时和所述第3CMOS传输门中NMOS管的栅极以及第4CMOS传输门中PMOS管的栅极相连，而该反相器(Φ7)的输入端则同时与所述第3CMOS传输门中PMOS管的栅极以及第4CMOS传输门中NMOS管的栅极相连后接扫描测试控制信号TE。