[发明专利]容错计算机和控制数据传输的方法无效
| 申请号： | 200510022911.5 | 申请日： | 2005-12-21 |
| 公开（公告）号： | CN1794195A | 公开（公告）日： | 2006-06-28 |
| 发明（设计）人： | 水谷文俊 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | G06F11/16 | 分类号： | G06F11/16;G06F13/38 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 穆德骏;陆锦华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 容错计算机能够在短时间内执行数据流量控制处理。容错计算机包括每一个都具有CPU子系统和IO子系统的一对双重系统。双重系统的IO子系统通过交叉链路相互连接。CPU系统具有入站接收缓冲器，其接收从IO子系统发送的数据，并且当接收的数据量达到第一阈值时，将第一信号发送到IO子系统，并且当接收的数据量达到大于第一阈值的第二阈值时，将第二信号发送到IO子系统。IO子系统具有：IOI/F控制器，用于当IO I/F控制器接收到第一信号和第二信号时停止向CPU子系统发送数据；以及流量控制器，用于在流量控制器接收到第二信号之后将第二信号通过交叉链路发送到成对的IO子系统的IO I/F控制器。 | ||
| 搜索关键词： | 容错 计算机 控制 数据传输 方法 | ||
【主权项】：
1.一种容错计算机，包括：一对双重系统；所述双重系统中的每一个都包括：CPU子系统，用于控制对CPU和存储单元的访问；以及IO子系统，用于控制从外部电路输入到所述IO子系统的数据以及从所述IO子系统输出到外部电路的数据；其中根据锁步系统，双重系统的所述CPU系统基于共用内部时钟彼此相同地操作，并且双重系统的所述IO子系统通过交叉链路相互连接；其中所述CPU子系统接收从所述IO子系统发送的数据，并且当接收的数据量达到第一阈值时，所述CPU子系统将第一信号发送到所述IO子系统，并且当接收的数据量达到大于所述第一阈值的第二阈值时，所述CPU子系统将第二信号发送到所述IO子系统；所述IO子系统包括：IO I/F控制器，用于当所述IO I/F控制器接收到所述第一信号和所述第二信号时停止向所述CPU子系统发送数据；以及流量控制器，用于在所述流量控制器接收到所述第二信号之后，将所述第二信号通过所述交叉链路发送到成对的IO子系统的IO I/F控制器。
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