[发明专利]全数字叠加图文信息于标准模拟视频信号的可复用电路

摘要

本发明涉及一种全数字叠加图文信息于标准模拟视频信号的可复用电路。它包含有视频同步信号处理单元、内部叠加位置控制单元、叠加位置控制选择单元、内部时序控制单元、地址码生成单元、自激振荡单元和叠加信息处理单元。本发明能实时完成在标准模拟视频信号中叠加最多128个16×16点阵符号信息(如字符或图标等)，字符叠加行数和每行叠加字符数均可选；并可确定叠加图文信息在屏幕上的显示位置。本发明电路结构简单、复用性强，适用于各种使用IP(Intellectual Property)核复用技术设计构建的叠加图文信息于标准模拟视频信号用集成电路；同时，由于采用16×16点阵为基本叠加单位，特别适合中文字符的叠加。

主权项

1.一种全数字叠加图文信息于标准模拟视频信号的可复用电路，其特征在于其电路由下列单元组成：1)视频同步信号处理单元(1)，用于对从视频同步信号输入端输入的视频复合同步信号和视频场同步信号进行逻辑取反与整形处理；2)内部叠加位置控制单元(2)，用于从电路内部实现对图文信息在显示屏上叠加位置的控制；3)叠加位置控制选择单元(3)，用于选择使用电路内部叠加位置控制单元电路还是电路外部叠加位置控制单元电路；4)内部时序控制单元(4)，用于产生控制内部电路协调工作的各种控制信号；5)地址码生成单元(5)，用于产生寻访电路外叠加图文信息存储器的地址信号和读信号；6)自激振荡单元(6)，用于产生高频计数时钟信号；7)叠加信息处理单元(7)，用于将电路外叠加图文信息存储器输入的并行数据转换成串行数据，并锁存输出；连接方式：视频同步信号处理单元(1)有视频同步信号输入端(CSyn、VSyn)和连接电路外单稳态电路的输出端(EBA)，而在电路内输出连接内部叠加位置控制单元(2)、叠加位置控制选择单元(3)和内部时序控制单元(4)；内部叠加位置控制单元(2)有复位信号输入端(RST)、加/减计数控制信号输入端(UD)、叠加模式选择控制信号输入端(SEL0、SEL1、SEL2)、水平计数脉冲信号输入端(PCH)、垂直计数脉冲信号输入端(PCV)和高频时钟信号输入端(FCin)，而在电路内输出连接叠加位置控制选择单元(3)；叠加位置控制选择单元(3)有叠加图文信息位置调节信号输入端(EAQ、EAQN、EBQN)、水平选择信号输入端(HMS)和垂直选择信号输入端(VMS)，在电路内输出连接内部时序控制单元(4)、地址码生成单元(5)、自激振荡单元(6)和叠加信息处理单元(7)；内部时序控制单元(4)有高频时钟信号输入端(FCin)和连接电路外单稳态电路的输出端(EAA、EAB)，在电路内输出连接内部叠加位置控制单元(2)、叠加位置控制选择单元(3)、地址码生成单元(5)、自激振荡单元(6)和叠加信息处理单元(7)；地址码生成单元(5)有片选信号输入端(CE)、叠加模式选择控制信号输入端(SEL0、SEL1、SEL2)、连接电路外叠加图文信息存储器的地址信号输出端(A0～A11)和读信号输出端(RD)，在电路内输出连接内部时序控制单元(4)；自激振荡单元(6)有外接自激振荡环路的输入输出端(Fin、Fout)，而在电路内输出连接叠加位置控制选择单元(3)和内部时序控制单元(4)；叠加信息处理单元(7)有电路外叠加图文信息存储器数据信号的输入端(D0～D7)、片选信号输入端(CE)和正负逻辑叠加图文信息输出端(Dout、NDout)；电路有工作电源输入端(VddC、GndC)。