[发明专利]总线桥和数据传输方法无效
| 申请号： | 200510051054.1 | 申请日： | 2005-02-25 |
| 公开（公告）号： | CN1760847A | 公开（公告）日： | 2006-04-19 |
| 发明（设计）人： | 冰治义弘 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 北京东方亿思知识产权代理有限责任公司 | 代理人： | 赵淑萍 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供了一种总线桥和数据传输方法。响应于直接存储器访问(DMA)请求，直接存储器访问控制器(DMAC)在设置了高速总线主控的主方执行读操作。总线桥向DMAC发送哑数据，并在设置了低速从设备的输入/输出(I/O)方执行读操作。响应于接下来的DMA请求，DMAC在主方执行读操作。总线桥向DMAC发送I/O方的对应于先前的DMA请求而读出的数据，并执行在I/O方的读取。响应于I/O方的最终DMA请求而读出的数据被存储在总线桥内部的缓冲器中。中央处理单元(CPU)从缓冲器中读出最后所读出的数据。 | ||
| 搜索关键词： | 总线 数据传输 方法 | ||
【主权项】：
1.一种连接在高速总线线路和低速总线线路之间的总线桥，其中，高速设备被连接到所述高速总线线路，低速设备被连接到所述低速总线线路，所述总线桥包括：缓冲单元，所述缓冲单元临时存储通过所述低速总线线路从所述低速设备读出的数据；寄存器，所述寄存器存储有效标记的值，所述有效标记表明有效数据被存储在所述缓冲单元中；和控制逻辑单元，所述控制逻辑单元执行控制，来以预定次数连续从所述低速设备向所述高速设备传输数据，其中所述控制包括：在完成从所述低速设备读出数据前释放所述高速总线线路，在所述缓冲单元中存储从所述低速设备读出的数据，设置所述寄存器中的值以表明有效数据被存储在所述缓冲单元中，在对所述高速设备的一系列访问中的接下来的访问处确认被存储在所述寄存器中的值表明了有效数据被存储在所述缓冲单元中，以及将所述数据从所述缓冲单元输出到所述高速设备。
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