[发明专利]选择性地提供可变写入延迟的集成电路装置以及其方法无效
| 申请号： | 200510056834.5 | 申请日： | 2005-03-22 |
| 公开（公告）号： | CN1741187A | 公开（公告）日： | 2006-03-01 |
| 发明（设计）人： | 强艾伦佛伊;史蒂夫伊顿 | 申请（专利权）人： | 茂德科技股份有限公司 |
| 主分类号： | G11C7/00 | 分类号： | G11C7/00;G11C7/10 |
| 代理公司： | 北京中原华和知识产权代理有限责任公司 | 代理人： | 寿宁;张华辉 |
| 地址： | 中国*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明是有关于一种选择性地提供可变写入延迟的集成电路装置以及其方法。该一种于DDR2(双倍数据传输率2)集成电路记忆体装置中选择性地提供可变写入延迟的限制输出地址暂存器技术，可以减少直接耦接至输出的路径数。本发明揭露一种DQ正反器串链，此串链只载入有效写入地址，但在之后每个时脉周期连续地移位。因为新的读出或写入命令不能在连续的周期提出，所以在此串链中任意已知点，地址(或状态)对至少两个周期有效。因此，在暂存器串链中一选定点能用来满足两个不同延迟的要求。对于DDR2来说，有N个写入延迟的情况下，只需提供cei1(N/2)个至写入地址输出的存取点，因此可以节省晶片面积并且增加速度。在所揭露的一个实施例中，也可以支援DDR1。 | ||
| 搜索关键词： | 选择性 提供 可变 写入 延迟 集成电路 装置 及其 方法 | ||
【主权项】：
1、一种集成电路装置，具有一记忆体阵列以及包含一地址暂存器以提供选择的写入延迟给该记忆体阵列，其特征在于该集成电路装置包括：多数个正反器串联耦接于一地址输入以及一写入地址输出之间，每一该些正反器贡献一输出节点，其中，该些正反器至少其中之一用以操作回应一写入时脉讯号，其余该些正反器用以操作回应另一时脉讯号。
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