[发明专利]配电网过电压在线监测装置及方法

摘要

一种配电网过电压在线监测装置及方法，涉及在线监测电力系统过电压的装置和方法，尤其是监测配电网过电压的在线监测装置和方法。该装置包括高压分压器、信号预处理电路、触发电路、数据采集卡、工作电源、工业控制计算机以及连接高压分压器与信号预处理电路、触发电路的同轴电缆、连接信号预处理电路、触发电路与数据采集卡的信号电缆。该方法包括开机进入初始化，设定过电压值，数据采集卡等待触发电路发出的触发信号，判断电网是否出现过电压，将过电压数据存入采集卡缓存，判断采集卡缓存是否存满，将采集卡缓存中的数据读入计算机缓存，查询是否有新的过电压数据；将过电压数据以文件形式存盘，判断存盘是否结束。实现对电力系统外部过电压和内部过电压的在线监测，监测精度高，抗干扰能力强。

主权项

1.一种配电网过电压在线监测装置，包括箱体、高压分压器、同轴电缆、信号预处理电路、触发电路、信号电缆、数据采集卡、工作电源和工业控制计算机；其特征在于所述的信号预处理电路为三个相同的信号预处理电路，所述的触发电路为三个相同的触发电路，所述的数据采集卡包括三个相同的信号输入通道电路，三个相同的A/D转换电路，三个相同的存储单元电路，一个外触发信号输入电路，一个FPGA配置逻辑电路；三个相同的信号预处理电路和三个相同的触发电路的输入接口端分别通过同轴电缆与对应的三个高压分压器的低压端连接；三个相同的信号预处理电路的输出端分别通过信号电缆与三个对应的信号输入通道电路的输入端口连接；三个相同的触发电路的输出端通过信号电缆与外触发信号输入电路的输入端连接；外触发信号输入电路的输出端与FPGA配置逻辑电路的OTRIGin引脚连接，三个相同的信号输入通道电路的输出端ADAP、ADAN分别与三个相同A/D转换电路的ADAP、ADAN端对应连接，三个相同的A/D转换电路的数据总线分别与三个相同的存储单元电路的数据总线对应连接，三个相同的A/D转换电路的地址总线分别与FPGA配置逻辑电路地址总线对应连接，三个相同的数据总线分别与FPGA配置逻辑电路数据总线对应连接；每个信号预处理电路电路包括两个运算放大器U1、U2、电阻、电容、稳压管；运算放大器U1的引脚7、4分别接正负电源VCC、VEE，信号输入端Vin接运算放大器U1的同相输入端引脚3，运算放大器U1的反相输入端引脚2与该运算放大器引脚6和电阻R1的一端连接，电阻R1的另一端与电阻R2、R3的一端连接；电阻R2另一端接地，电阻R3的另一端与电阻R4、电容C1的一端连接；电阻R4的另一端接至电容C2的一端和运算放大器U2的同相输入端引脚3，运算放大器U2的反相输入端引脚2与电阻R5、R6的一端连接；电阻R5的另一端接地，电阻R6 的另一端与运算放大器U2的引脚6、电容C1的另一端、该电路输出端Vout连接；运算放大器U2的引脚7、4分别接正负电源VCC、VEE；电容C2的另一端接地；稳压管D1的负极接信号预处理电路的输出端Vout，稳压管D1的正极接稳压管D2的正极，稳压管D2的负极接地；每一个触发电路包括运算放大器U3、电压比较器U4、或门U5、电阻、电位器；运算放大器U3的引脚7、4分别接正负电源VCC、VEE，触发电路信号输入端Vin接运算放大器U3的同相输入端引脚3，运算放大器U3的反相输入端引脚2与该运算放大器引脚6、电阻R7的一端连接；电阻R7的另一端与电阻R8的一端、电压比较器U4的引脚5、9连接；电阻R8 的另一端接地；电压比较器U4的引脚10与电位器R9的中间抽头连接，该电压比较器的引脚4与电位器R10的中间抽头联接，该电压比较器的引脚12与或门U5的引脚9、电阻R11的一端连接，电阻R11的另一端与电阻R12的一端连接后接参考电压VDDA；电压比较器U4的引脚7与或门U5的引脚10及电阻R12的另一端连接；或门U5的引脚8接电路输出端Tout；电位器R9的一端接地，另一端接参考电压VDDA；电位器R10的一端接地，另一端接参考电压-VDDA；所述数据采集卡中的每一个信号输入通道电路的输入端口AIN的芯线与电阻R14的一端、跳线JP1的2端连接，输入端口AIN的外端接信号地；电阻R14的另一端与运算放大器U6的同相输入端引脚3、跳线JP2的2端连接；电阻R13的一端与跳线JP1 的1端连接，电阻R13、R15的另一端接信号地；电阻R15的一端与跳线JP2的1端连接；运算放大器U6的反相输入端引脚2与电阻R16的一端连接，电阻R16的另一端与运算放大器U6的引脚6、电阻R17的一端连接；电阻R17的另一端与运算放大器U7的同相输入端引脚8、电阻R19的一端连接；电阻R19的另一端与运算放大器U7的引脚5、电阻R21的一端连接；电阻R21的另一端接ADAN、电容C4的一端；电容C4的另一端接信号地；运算放大器U7的引脚2与电容C3的一端连接；电容C3的另一端接信号地；电阻R18的一端与运算放大器U7的反相输入端引脚1、电阻R20连接；电阻R18的另一端接信号地；电阻R20的另一端与电阻R22的一端、运算放大器U7的引脚4连接；电阻R22的另一端接ADAP、电容C5的一端；电容C5的另一端接信号地；外触发信号输入电路包括输入端口和电阻；输入端口OTRIG的芯线与电阻R23、R24的一端连接，电阻R23另一端接地，电阻R24另一端接ORTIGin端；每一个A/D转换电路包括A/D转换器U8、电阻、电容、排阻；A/D转换器U8的引脚24、25分别与信号输入通道电路的输出端ADAN、ADAP对应连接，引脚18接信号地，引脚15、16、27接+5V电源，引脚21、22、23分别与电容C9、C7、C8的一端对应连接，电容C9、C7、C8的另一端接地，引脚28接电阻R25、电容C6的一端，电阻R25另一端接电源VCC33，电容C6另一端接地；A/D转换器U8的引脚5、4、3、2分别与排阻RN3的引脚5-8对应连接，排阻RN3的引脚1-4分别与数据总线AD0-AD3对应连接；A/D转换器U8的引脚9、8、7、6分别与排阻RN2的引脚5-8对应连接，排阻RN2的引脚1-4分别与数据总线AD4-AD7对应连接；A/D转换器U8的引脚13、12、11、10分别与排阻RN1 的引脚1-4对应连接，排阻RN1的引脚5-8分别与数据总线AD8-AD11对应连接；A/D转换器U8的引脚14、19分别与FPGA配置逻辑电路的ADCLKA、ADOE端对应连接；每一个存储单元电路包括一个静态随机存储器U9；静态随机存储器U9的引脚11、10、9、8、7、48、47、46、45、44、38、37、36、35、34、21、20、19、18、17分别与地址总线A0-A19对应连接，该静态随机存储器的引脚22、24、25、27、28、30、31、33、49、51、52、54分别与数据总线AD0-AD11对应连接，该静态随机存储器的引脚2、14、23、29、50均接电源VCC33，该静态随机存储器的引脚15、16、42分别与FPGA配置逻辑电路的RWE、RCE、ROE端对应连接，静态随机存储器U9的引脚12、39接地；FPGA配置逻辑电路包括一个芯片U10；芯片U10的引脚142、143、1、2、141、140、139、138、137、136、134、133分别与第一组数据总线AD0-AD11对应连接，该芯片的引脚103、106、107、108、109、110、111、112、113、116、117、118、119、120、121、122、131、132、36、35分别与地址总线A0-A19对应连接，该芯片的引脚24、50、51、58、73、76、95、115、123、130、144均接电源VCC33，该芯片的引脚102、101、100分别与存储单元电路的ROE端、A/D转换电路的ADOE、ADCLKA端对应连接，芯片U10的引脚92、93、96、97、91、90、88、87、86、84、83、82分别与第二组数据总线AD0-AD11对应连接，该芯片的引脚78、79、80、81、67、68、69、70、71、72、74、75分别与第三组数据总线AD0-AD11对应连接，该芯片的引脚38、65、66分别与存储单元电路的RCE端、外触发信号输入电路的OTRIGin端、存储单元电路的RWE端对应连接，芯片U10的引脚5、6分别与该芯片的引脚128、125对应连接，该芯片的引脚126接地。