[发明专利]用于可编程逻辑的高度可配置PLL体系结构有效
| 申请号： | 200510062741.3 | 申请日： | 2005-03-09 |
| 公开（公告）号： | CN1667957A | 公开（公告）日： | 2005-09-14 |
| 发明（设计）人： | 格莱格瑞·W·斯达尔;章万里;赖康威(音译);米安·Z·史密斯;理查德·常 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18;H03L7/08 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 李德山 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种可编程逻辑设备，包括输出具有可编程相位和频率的多个时钟信号的可配置锁相环(PLL)电路。每个输出信号都可编程选择用作外部时钟、内部全局时钟、内部本地时钟或其组合。PLL电路具有可编程的分频，包括提供高度时钟设计灵活性的可编程级联分频及可编程输出信号复用。 | ||
| 搜索关键词： | 用于 可编程 逻辑 高度 配置 pll 体系结构 | ||
【主权项】：
1、一种用于同时产生多个得自一参考信号的时钟信号的方法，所述方法包括：接收所述参考信号；产生多个信号，每个信号都具有频率和不同的相位；根据频率除数的可编程的选择同时去除所述产生的信号中每一个信号的所述频率，从而产生每个都具有频率和相位的输出信号；及根据可编程的选择复用所述输出信号，使每个时钟信号都可用作芯片外时钟信号，芯片内时钟信号或用作两者。
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